[發(fā)明專利]用于FINFET架構的用固態(tài)擴散源摻雜的隔離阱

有效

• 申請?zhí)枺?/td>: 201380079126.6
• 申請日: 2013-09-25
• 公開（公告）號: CN105493253B
• 公開（公告）日: 2019-11-29
• 發(fā)明（設計）人: W·M·哈菲茲;C-H·簡;J-Y·D·葉;張旭佑;N·迪亞斯;C·穆納辛哈
• 申請（專利權）人: 英特爾公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/78
• 代理公司: 72002 永新專利商標代理有限公司
• 代理人: 陳松濤;王英<國際申請>=PCT/US2

沿非平面半導體鰭狀物結構的一部分形成雜質源膜。所述雜質源膜可以用作雜質來源，所述雜質在從源膜擴散到所述半導體鰭狀物中之后變得具有電活性。在一個實施例中，雜質源膜被設置為與設置在鰭狀物的有源區(qū)與襯底之間的子鰭狀物區(qū)的一部分的側壁表面相鄰，并且比所述有源區(qū)更接近所述襯底。在其它實施例中，所述雜質源膜可以提供摻雜劑的源，所述摻雜劑使所述子鰭狀物區(qū)相對于所述襯底的區(qū)域被互補摻雜，以形成P/N結，所述P/N結是將有源鰭狀物區(qū)與所述襯底的區(qū)域電隔離的隔離結構的至少一部分。

技術領域

本發(fā)明的實施例總體上涉及集成電路(IC)，并且更具體而言涉及 FinFET的阱雜質摻雜。

背景技術

單片IC一般包括若干晶體管，例如制造于平面襯底(例如硅晶片)之上的金屬氧化物半導體場效應晶體管(MOSFET)。片上系統(tǒng)(SoC)架構在模擬和數(shù)字電路兩者中都使用了晶體管。高速模擬和數(shù)字電路的單片集成可能存在問題，其部分原因在于數(shù)字開關可能引發(fā)襯底噪聲，所述噪聲可能限制模擬電路的精確度和線性度。因此，較高的襯底隔離度對于SoC 性能的提高是有利的。

圖1A示出了可以用于測量第一端口(端口1)與第二端口(端口2) 之間的襯底隔離度的單片器件結構101的布置。一般地，將信號S₁施加到端口1，并在端口2測量對應的噪聲信號S₂的強度，其中，隔離度被定義為兩個信號強度的比率(S₂/S₁)?？梢蕴峁┲T如保護環(huán)110的保護環(huán)結構以及諸如深阱120的阱隔離結構來提高襯底隔離度。如圖所示，保護環(huán)110形成了P/N/P雜質類型區(qū)，從而確保了反向二極管包圍任何噪聲敏感電路 (例如，模擬電路中的一個或多個晶體管)。這種保護環(huán)結構可以使隔離度提高20dB或更多。可以利用示例性深阱120進一步提高襯底隔離度，所述示例性深阱包括設置在保護環(huán)110內的p阱下方的n型區(qū)(例如，可以在其中設置n型晶體管)。如三阱工藝中經(jīng)常出現(xiàn)的，可以使保護環(huán)110和深阱120的n型區(qū)連續(xù)，以進一步提高端口1與端口2之間的襯底隔離度。相對于單獨使用保護環(huán)結構的情況，這種深阱隔離可以使隔離度提高35dB 或更多。

深阱結構通常是通過離子注入來制造的，例如，對于n阱而言利用高能量磷注入。需要高能量來實現(xiàn)足夠的阱深度，該深度可以是在襯底的頂表面下方數(shù)百納米，尤其是如圖1B中所描繪的上層有源器件硅具有非平面 (例如，finFET)架構102的地方。然而，這種注入過程可能損壞上覆有源器件硅150，并且還與注入的物質濃度分布相關聯(lián)，所述濃度分布可能對器件縮放造成限制。

因此，提供良好隔離度并且適于非平面器件架構的器件結構和阱摻雜技術將是有利的。

附圖說明

在附圖中通過示例的方式而非限制的方式對本文中所描述的材料進行例示說明。為了例示的簡單和清楚，附圖中所示的元件不一定按比例繪制。例如，為了清楚起見，一些元件的尺寸可能相對于其它元件被放大。此外，如果認為合適，在附圖中重復使用附圖標記以指示對應或相似的元件。在附圖中：

圖1A是用于評估單片半導體器件的兩個區(qū)域之間的隔離度水平的常規(guī)結構的截面圖；

圖1B是描繪用于在單片半導體器件的子鰭狀物區(qū)中形成隔離阱的常規(guī)注入技術的常規(guī)結構的截面圖；

圖2A是根據(jù)實施例的具有finFET架構的集成微電子器件的平面圖，所述finFET架構具有用于隔離阱摻雜的固態(tài)擴散源；

圖2B是根據(jù)實施例的沿圖2A的集成微電子器件中所描繪的B-B'平面的截面圖；

圖2C是根據(jù)實施例的沿圖2A的集成微電子器件中所描繪的C-C'平面的截面圖；

圖2D是根據(jù)實施例的沿圖2A的集成微電子器件中所描繪的D-D'平面的截面圖；