[發(fā)明專利]制造集成結(jié)構(gòu)的方法和形成垂直堆疊存儲(chǔ)器單元的方法

在審

• 申請(qǐng)?zhí)枺?/td>: 201380075919.0
• 申請(qǐng)日: 2013-12-17
• 公開(kāi)（公告）號(hào): CN105144382A
• 公開(kāi)（公告）日: 2015-12-09
• 發(fā)明（設(shè)計(jì)）人: 阿龍·R·威爾遜;法蒂瑪·雅遜·席賽克-艾吉
• 申請(qǐng)（專利權(quán)）人: 美光科技公司
• 主分類號(hào): H01L27/115
• 分類號(hào): H01L27/115
• 代理公司: 北京律盟知識(shí)產(chǎn)權(quán)代理有限責(zé)任公司 11287
• 代理人: 路勇

技術(shù)領(lǐng)域

本發(fā)明涉及制造集成結(jié)構(gòu)的方法和形成垂直堆疊存儲(chǔ)器單元的方法。

背景技術(shù)

存儲(chǔ)器為電子系統(tǒng)提供資料存儲(chǔ)。快閃存儲(chǔ)器是存儲(chǔ)器的一種類型，且在現(xiàn)代計(jì)算機(jī)和裝置中具有諸多用途。例如，現(xiàn)代個(gè)人計(jì)算機(jī)可具有存儲(chǔ)于快閃存儲(chǔ)器芯片上的BIOS。作為另一實(shí)例，計(jì)算機(jī)和其它裝置越來(lái)越普遍在固態(tài)驅(qū)動(dòng)器中利用快閃存儲(chǔ)器來(lái)代替常規(guī)硬盤機(jī)。作為另一實(shí)例，快閃存儲(chǔ)器在無(wú)線電子裝置中較流行，這是因?yàn)槠涫沟弥圃焐棠軌蛟谛碌耐ㄐ艆f(xié)議成為標(biāo)準(zhǔn)化時(shí)支援該等新的通信協(xié)議，且能夠提供使裝置遠(yuǎn)程升級(jí)以增強(qiáng)特征的能力。

NAND可為快閃存儲(chǔ)器的基本架構(gòu)。NAND單元單位包含至少一個(gè)串聯(lián)耦合到存儲(chǔ)器單元的串聯(lián)組合(其中串聯(lián)組合通常稱作NAND串)的選擇裝置。實(shí)例性NAND架構(gòu)描述于美國(guó)專利第7,898,850號(hào)中。NAND架構(gòu)可經(jīng)配置以包含垂直堆疊存儲(chǔ)器單元。垂直堆疊存儲(chǔ)器單元的制造可包含形成穿過(guò)交替導(dǎo)電層級(jí)和電絕緣層級(jí)的高堆疊的開(kāi)口，此在開(kāi)口的較高縱橫比和較小臨界尺寸下變得越來(lái)越難。圖1和2描述在制造所述開(kāi)口期間遇到的一些困難。

圖1顯示半導(dǎo)體構(gòu)造10，其包含交替電絕緣層級(jí)18和導(dǎo)電層級(jí)20的堆疊16。導(dǎo)電層級(jí)20可包含(例如)各種金屬(例如，鎢、鈦等)、含金屬的組合物(例如，金屬氮化物、金屬碳化物、金屬硅化物等)和導(dǎo)電摻雜的半導(dǎo)體材料(例如，導(dǎo)電摻雜的硅、導(dǎo)電摻雜的鍺等)中的一或多者。例如，導(dǎo)電層級(jí)20可包含n型摻雜的多晶型硅(即，n型摻雜的多晶硅)。電絕緣層級(jí)18可包含(例如)二氧化硅。

層級(jí)18和20可具有任一適宜厚度；且可具有(例如)約10nm到約300nm范圍內(nèi)的厚度。在一些應(yīng)用中，層級(jí)18可比層級(jí)20薄。例如，層級(jí)18可為約20nm厚，且層級(jí)20可為約30nm厚。

可利用導(dǎo)電層級(jí)20來(lái)圖案控制快閃裝置的閘極。在所述應(yīng)用中，可制造垂直存儲(chǔ)器單元串(例如，存儲(chǔ)器單元的垂直NAND串)，且每一串中的存儲(chǔ)器單元數(shù)是由導(dǎo)電層級(jí)20的數(shù)量決定。堆疊可包含任一適宜數(shù)量的導(dǎo)電層級(jí)。例如，堆疊可具有8個(gè)導(dǎo)電層級(jí)、16個(gè)導(dǎo)電層級(jí)、32個(gè)導(dǎo)電閘極層級(jí)、64個(gè)導(dǎo)電層級(jí)等。

堆疊在蝕刻停止材料14上方，所述蝕刻停止材料由基底12支撐。在蝕刻停止材料14與基底12之間提供中斷以指示基底與蝕刻停止材料之間可存在其它材料和/或集成電路結(jié)構(gòu)。蝕刻停止材料可包含(例如)氧化鋁。

基底12可包含半導(dǎo)體材料；且可包含(例如)單晶硅、基本上由其組成或由其組成。基底12可稱作半導(dǎo)體襯底。術(shù)語(yǔ)“半導(dǎo)體襯底”意指包含半導(dǎo)電材料的任一構(gòu)造，其包括(但不限于)體半導(dǎo)電材料，例如半導(dǎo)電晶片(單獨(dú)或在包含其它材料的組合件中)，和半導(dǎo)電材料層(單獨(dú)或在包含其它材料的組合件中)。術(shù)語(yǔ)“襯底”是指任一支撐結(jié)構(gòu)，包括(但不限于)上述半導(dǎo)體襯底。在一些應(yīng)用中，基底12可對(duì)應(yīng)于含有一或多種與集成電路制造相關(guān)的材料的半導(dǎo)體襯底。所述材料可包括(例如)耐火金屬材料、屏障材料、擴(kuò)散材料、絕緣體材料等中的一或多者。

硬掩模材料22在堆疊16上方，且含碳材料24在所述硬掩模材料上方。硬掩模材料22可包含(例如)氮化硅。含碳材料24可包含(例如)非晶形碳。

圖2顯示提供于材料24上方的圖案化掩模26。所述掩模界定圖案化到材料22和24中的開(kāi)口28；且然后所述開(kāi)口利用蝕刻延伸穿過(guò)堆疊16。掩模26可包含光刻掩模(例如，光學(xué)光刻圖案化的光阻劑)或利用次光刻處理(例如，間距倍增方法)形成的掩模。

在使開(kāi)口28延伸到堆疊16中遇到諸多問(wèn)題。例如，形成凹陷(或缺口)30，其中層級(jí)18的介電材料發(fā)生過(guò)度蝕刻；出現(xiàn)弓形部32(或開(kāi)口的整體形狀中的其它異常)，且在開(kāi)口基底處出現(xiàn)過(guò)度窄化34。隨著與較高整合程度相關(guān)的縱橫比增加，所述問(wèn)題變得越發(fā)嚴(yán)重。業(yè)內(nèi)需要研發(fā)出減輕或防止參考圖2描述的一些或所有問(wèn)題的方法。

附圖說(shuō)明

圖1和2是處在形成集成結(jié)構(gòu)的現(xiàn)有方法的處理階段的半導(dǎo)體構(gòu)造的圖解剖視圖。

圖3-10是處在形成集成結(jié)構(gòu)的實(shí)例性實(shí)施例方法的處理階段的半導(dǎo)體構(gòu)造的圖解剖視圖。圖3的處理階段可遵循圖1的處理階段。

圖11和12是處在形成集成結(jié)構(gòu)的另一實(shí)例性實(shí)施例方法的處理階段的半導(dǎo)體構(gòu)造的圖解剖視圖。圖11的處理階段可遵循圖3的處理階段。

圖13和14是處在形成集成結(jié)構(gòu)的另一實(shí)例性實(shí)施例方法的處理階段的半導(dǎo)體構(gòu)造的圖解剖視圖。圖13的處理階段可遵循圖4的處理階段。

具體實(shí)施方式