[發明專利]跨管線的時序瓶頸分析以利用有用偏差引導優化

有效

• 申請號: 201380072158.3
• 申請日: 2013-12-26
• 公開（公告）號: CN104969226B
• 公開（公告）日: 2018-08-28
• 發明（設計）人: 曹愛群
• 申請（專利權）人: 美商新思科技有限公司
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 北京市金杜律師事務所 11256
• 代理人: 王茂華

描述了用于引導電路優化的技術和系統。一些實施例針對電路設計中的邏輯路徑鏈的集合計算總松弛的集合。每個邏輯路徑鏈從僅發射信號但不捕獲信號的主輸入或時序電路元件開始，并且在僅捕獲信號但不發射信號的主輸出或時序電路元件處結束。接下來，實施例基于總松弛的集合來引導電路設計的電路優化。

技術領域

本公開涉及電子設計自動化(EDA)。更具體地，本公開涉及電路設計優化。

背景技術

處理技術上的進展以及對于消費電子的幾乎無限的欲望已經激發了集成電路(IC)設計的尺寸和復雜度上的快速增長。由于IC設計快速增長的尺寸和復雜度，將電路設計的高級別描述轉化為滿足一組時序約束的實施方式并且同時對諸如面積、泄漏功率等的附加量度進行優化變得越來越困難。

發明內容

在此描述的一些實施例提供了用于引導電路設計的優化的技術和系統。在此描述的一些實施例針對電路設計中的邏輯路徑鏈的集合來計算總松弛(aggregate slack)的集合(本公開中也被稱作超級路徑松弛(super path slack))。每個邏輯路徑鏈從僅發射信號但不捕獲信號的主輸入或時序電路元件開始，并且在僅捕獲信號但不發射信號的主輸出或時序電路元件處結束。接下來，實施例基于總松弛的集合來引導電路設計的電路優化。更具體地，一些實施例基于總松弛的集合來對在時鐘樹綜合(CTS)之前執行的電路優化進行引導。

在一些實施例中，引導電路設計的電路優化涉及不試圖解決在其總松弛大于或等于零的邏輯路徑鏈中的邏輯路徑的時序違規(timing violation)。

在一些實施例中，引導電路設計的電路優化涉及試圖解決在其總松弛為負的邏輯路徑鏈中的邏輯路徑的時序違規。

在一些實施例中，引導電路設計的電路優化涉及試圖增大其總松弛為負的邏輯路徑鏈的總松弛。

在一些實施例中，引導電路設計的電路優化涉及基于有多少具有負松弛的邏輯路徑鏈包括邏輯路徑來向邏輯路徑指派優先級，其中該電路優化試圖按照優先級的降序來增大邏輯路徑的時序松弛。由最大數量的具有負松弛的邏輯路徑鏈(即，最大數量的超級路徑)所共享的邏輯路徑可以被稱作“時序瓶頸”。

在一些實施例中，引導電路設計的電路優化涉及在總松弛的集合中的所有總松弛大于或等于零時終止電路優化。

附圖說明

圖1圖示了根據在此描述的一些實施例的電路設計。

圖2圖示了根據在此描述的一些實施例如何能夠基于超級路徑分析來提供引導。

圖3A-3B圖示了根據在此描述的一些實施例的其中使用多個時鐘對時序電路元件進行計時的示例。

圖4圖示了根據在此描述的一些實施例的包括回路的電路設計。

圖5圖示了根據在此描述的一些實施例的用于計算并使用超級路徑松弛的過程。

圖6圖示了根據在此描述的一些實施例的計算機系統。

具體實施方式

以下描述被呈現以使得本領域技術人員能夠制造并使用本發明，并且在特定應用及其需求的上下文中被提供。針對所公開的實施例的各種修改對于本領域技術人員而言將是顯而易見的，并且在此定義的總體原則可以被應用于其它實施例和應用而并不偏離本發明的精神和范圍。因此，本發明不限于所示的實施例，而是將被賦予與在此公開的原則和特征一致的最寬范圍。在本公開中，當術語“和/或”與實體列表一同使用時，其指代該實體列表中的所有可能組合。例如，短語“X、Y和/或Z”覆蓋了以下情形：(1)僅X；(2)僅Y；(3)僅Z；(4)X和Y；(6)X和Z；(6)Y和Z；以及(7)X、Y和Z。

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