[發明專利]存儲器訪問控制模塊以及相關方法

有效

• 申請號: 201380052806.9
• 申請日: 2013-10-08
• 公開（公告）號: CN104737143B
• 公開（公告）日: 2018-07-10
• 發明（設計）人: B.劉;M.達維德森;A.古塔
• 申請（專利權）人: 桑迪士克科技有限責任公司
• 主分類號: G06F13/16
• 分類號: G06F13/16
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 萬里晴

第一(104)和第二(106)數據接口提供去往多個存儲器區(109A?109D)和來自多個存儲器區(109A?109D)的數據傳輸。第一數據接口(104)使用第一總線大小(bs1)和第一時鐘頻率(clk1)。第二數據接口(106)使用第二總線大小(bs2)和第二時鐘頻率(clk2)。第二總線大小(bs2)是第一總線大小(bs1)的整數倍。第一時鐘頻率(clk1)是第二時鐘頻率(clk2)的整數倍。分道器模塊(105)將來自第二數據接口(106)的數據分割為第一總線大小(bsl)的數據段并使用第一時鐘頻率(clk1)將它們發送所述多個存儲器區中的尋址的那些存儲器區(109A?109D)。分道器模塊(105)根據第一總線大小(bs1)和第一時鐘頻率(clk1)從多個存儲器區(109A?109D)接收數據，將所述數據組合為第二總線大小(bs2)，并使用第二時鐘頻率(clk2)將所述數據發送到第二數據接口(106)。

技術領域

許多計算系統可以包括操作在不同的時鐘頻率上并且具有不同的數據總線位大小的組件和/或子系統。例如，計算系統可以包括操作在比系統總線主控器(master)更高的時鐘頻率處的處理器。并且，相同的計算系統可以具有如下系統總線，該系統總線具有比其處理器總線更大的位大小。在該示例計算系統中，連接到系統總線的處理器和組件兩者將需要訪問一定量的計算機存儲器(memory，或內存)。由于在時鐘頻率和總線大小上的差異，處理器和系統總線主控器可能需要根據其各自的時鐘頻率和總線大小而操作的不同的計算機存儲器。但是，使用根據不同的時鐘頻率和總線大小而操作的多存儲器器件對計算系統增加費用和復雜性。因此，所感興趣的是，處理器和系統總線主控器兩者不論其在時鐘頻率和總線大小上的差異，都能夠使用共同共享的存儲器器件。在該上下文中產生本發明。

發明內容

在一實施例中，公開了存儲器訪問控制模塊。該存儲器訪問控制模塊包括：第一數據接口，用于根據第一數據總線位大小和第一時鐘頻率向第一數據通信總線和從第一數據通信總線進行數據傳輸。該存儲器訪問控制模塊還包括多個仲裁模塊，被連接以根據該第一數據總線位大小和該第一時鐘頻率與該第一數據接口進行數據通信。存儲器訪問控制模塊還包括：多個存儲器區(bank)，被連接以根據該第一數據總線位大小和該第一時鐘頻率與該多個仲裁模塊進行數據通信，使得該多個存儲器區的每一個被連接以與該多個仲裁模塊中的不同的一個仲裁模塊進行數據通信。存儲器訪問控制模塊還包括，第二數據接口，用于根據第二數據總線位大小和第二時鐘頻率向第二數據通信總線和從第二數據通信總線進行數據傳輸。該第二數據總線位大小是該第一數據總線位大小的整數倍。該第一時鐘頻率是該第二時鐘頻率的整數倍。存儲器訪問控制模塊還包括：分道器(channelizer)模塊，被連接以根據該第二數據總線位大小和該第二時鐘頻率與該第二數據接口進行數據通信。該分道器模塊還被連接以根據該第一數據總線位大小和第一時鐘頻率與該多個仲裁模塊進行數據通信。該分道器模塊定義為，在儲存操作期間將從該第二數據接口接收的數據從該第二數據總線位大小分割為該第一數據總線位大小的多個數據段。分道器模塊還被定義為，在該儲存操作期間根據該第一時鐘頻率將該第一數據總線位大小的數據段經由該多個仲裁模塊中的相應的那些沿各自的數據通道發送到該多個存儲器區中的尋址的那些存儲器區。分道器模塊還被定義為，在加載操作期間根據該第一數據總線位大小和第一時鐘頻率從該多個存儲器區中的尋址的那些存儲器區經由該多個仲裁模塊中的相應的那些接收數據。分道器模塊還被定義為，將在該加載操作期間從該多個存儲器區接收的數據組合為該第二數據總線位大小并根據該第二時鐘頻率將該第二數據總線位大小的組合的數據發送到該第二數據接口。