[發明專利]溝槽限定的外延生長器件層

有效

• 申請號: 201380045269.5
• 申請日: 2013-06-20
• 公開（公告）號: CN104603920B
• 公開（公告）日: 2017-06-13
• 發明（設計）人: R·皮拉里塞泰;S·H·宋;N·戈埃爾;J·T·卡瓦列羅斯;S·達斯古普塔;V·H·勒;W·拉赫馬迪;M·拉多薩夫列維奇;G·杜威;H·W·田;N·慕克吉;M·V·梅茨;R·S·周
• 申請（專利權）人: 英特爾公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/78;H01L21/20
• 代理公司: 永新專利商標代理有限公司72002
• 代理人: 王英,陳松濤

技術領域

本發明的實施例涉及半導體器件領域，更具體而言，涉及外延生長的器件層。

背景技術

可以通過多種減成工藝和加成工藝來制作晶體管和其他半導體器件。可以通過硅以外的半導體材料，例如，鍺和III-V族材料形成器件層，由此得到某些益處，例如，晶體管的溝道遷移率。在晶體硅襯底充當起始材料的情況下，可以采用外延生長技術以加法方式形成晶體管溝道區，從而將這樣的非硅材料集成到硅襯底上，其通常被稱為異質外延。這樣的外延工藝是很復雜的，其至少部分原因在于硅種子表面與外延生長半導體之間的晶格失配以及熱膨脹系數(CTE)失配。

基于硅的FET器件的先驅現在已經成為了采用非平面晶體管的商業化器件，所述非平面晶體管利用從襯底表面突出的硅材料體，并采用包覆所述硅體的兩個、三個乃至所有側面的柵極電極(即，雙柵晶體管、三柵晶體管、納米線晶體管)。在柵極電極的兩側將源極區和漏極區形成到所述體內，或者將其形成為耦合至所述體的再生長部分。這樣的非平面設計相對于平面硅器件設計極大地改善了溝道控制和相關電性能(例如，短信道效應、降低的源極到漏極電阻等)。

將非硅材料集成到硅襯底上將是有利的，尤其是對于非平面晶體管設計而言，通過服從于這樣的拓撲結構的器件層外延生長實施這樣的集成將是有利的。但是，能夠擔當在硅襯底之上制造異質外延器件層的任務的技術和結構是未知的。例如，高度減法的工藝可能要求在硅襯底之上進行非硅薄膜的毯式生長，隨后進行蝕刻，由此勾勒處形成晶體管的非硅非平面體。對于這樣的技術而言，硅種襯底具有質樸的優點，但是從晶體缺陷的角度來看這樣的大面積生長是很困難的，尤其是當在外延膜存在由熱膨脹或晶格失配引發的顯著應力的情況下。一種替代工藝可能要求僅在要設置非硅非平面體的具有有限襯底面積的區域內進行非硅膜的外延生長。盡管這樣的技術可能不受大面積生長所特有的問題，但是出現了其他問題。例如，硅種子表面可能因襯底初步處理而受到損傷和/或發生變形，所述初步處理的目的在于劃定發生外延生長的區域。在執行生長襯底(硅)表面的凹陷蝕刻的位置處，可能在種子表面中產生碗狀或坑狀，并接下來會損害外延生長。

附圖說明

將通過舉例方式而非限定方式對本發明的實施例予以說明，通過在聯系附圖考慮的同時參考下述具體實施方式將得到對本發明的實施例的更加充分的理解，其中：

圖1示出了在根據本發明的實施例的外延生長器件層的方法中的選定操作的圖解的流程圖；

圖2A-2G示出了根據本發明的實施例的隨著圖1所示的方法的操作的執行而在形成溝槽限定的外延器件疊置體的襯底之上的區域的截面；

圖2H是說明根據CMOS實施例的互補溝槽限定的外延器件結構的等軸視圖；

圖3A示出了根據本發明的實施例的沿非平面晶體管的第一維度的截面，所述晶體管采用了通過圖1所示的方法生長的器件層；

圖3B示出了根據本發明的實施例的沿圖3A所示的非平面晶體管的第二維度的截面；

圖3C示出了根據本發明的實施例的沿采用通過圖1所示的方法生長的器件層的平面晶體管的第一維度的截面；

圖4示出了根據本發明的實施例的移動計算裝置平臺的等軸視圖以及移動平臺所采用的微電子器件的示意圖；以及

圖5示出了根據本發明的一種實施方式的計算裝置的功能框圖。

具體實施方式

將描述采用外延生長器件層的非平面晶體管及其形成方法。在下述說明中，將闡述很多細節，但是對于本領域技術人員而言顯然可以在沒有這些具體細節的情況下實踐本發明。在一些情況下，以方框圖的形式而非詳細地示出了公知的方法和器件，以避免對本發明造成混淆。在整個本說明書中對“實施例”或者“在一個實施例中”的提及是指在本發明的至少一個實施例中包含聯系所述實施例描述的具體特征、結構、功能或特性。因而，在本說明書從頭到尾的各處出現的短語“在實施例中”未必全都是指本發明的同一實施例。此外，可以在一個或更多實施例中通過任何適當的方式結合所述特定特征、結構、功能或特點。例如，只要是在未指出第一和第二實施例相互排斥的地方，就可以使這兩個實施例相結合。