[發明專利]抑制非硅器件工程的缺陷的方法

有效

• 申請號: 201380045108.6
• 申請日: 2013-06-24
• 公開（公告）號: CN104603947B
• 公開（公告）日: 2018-07-24
• 發明（設計）人: N·戈埃爾;R·皮拉里塞泰;N·慕克吉;R·S·周;W·拉赫馬迪;M·V·梅茨;V·H·勒;J·T·卡瓦列羅斯;M·拉多薩夫列維奇;B·舒-金;G·杜威;S·H·宋
• 申請（專利權）人: 英特爾公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L21/336;H01L21/8238
• 代理公司: 永新專利商標代理有限公司 72002
• 代理人: 陳松濤;夏青

一種設備包括含有具有第一晶格結構的溝道材料的器件，所述溝道材料位于由阱材料構成的阱上，所述阱材料具有匹配晶格結構，所述阱處于具有第二晶格結構的緩沖材料內，所述第二晶格結構不同于所述第一晶格結構。一種方法包括在緩沖材料內形成溝槽；在所述溝槽內形成n型阱材料，所述n型阱材料具有不同于所述緩沖材料的晶格結構的晶格結構；以及形成n型晶體管。一種系統包括具有處理器的計算機，所述處理器包括互補金屬氧化物半導體電路，所述電路包括具有溝道材料的n型晶體管，所述溝道材料具有第一晶格結構，并且處于設置在緩沖材料內的阱上，所述緩沖材料具有不同于第一晶格結構的第二晶格結構，所述n型晶體管耦合至p型晶體管。

技術領域

半導體器件。

背景技術

對于過去的幾十年而言，集成電路的特征的縮小已經成為了半導體工業的推動力。特征不斷縮小使得半導體芯片的有限體量的實物上的功能單元的密度增大。例如，縮小晶體管的尺寸允許將更高數量的存儲器件結合到芯片上，從而制造出具有提高的容量的產品。但是，不斷追求更高的容量并非不存在問題。優化每一器件的性能的愿望變得越來越迫切。

獲得P溝道和N溝道場效應晶體管(FET)的增強性能的一種重要的可能性就是采用相對于硅具有大晶格失配的溝道材料。形成于外延生長半導體異質結構，例如，形成于III-V族材料系內的器件提供了(例如)格外高的晶體管溝道載流子遷移率，其原因在于低有效質量以及降低的由delta 摻雜帶來的雜質散射。這些器件提供了高驅動電流性能，并且未將來的低功率高速邏輯應用展現除了光明前景。但是，伴隨著大的晶格失配，存在對器件成品率存在不利影響的線位錯密度(TDD)或缺陷。對于互補金屬氧化物半導體(CMOS)實現而言，基于硅或SOI襯底的對諸如III-V族材料和鍺(Ge)的晶格失配材料的相互集成存在嚴峻的挑戰。

附圖說明

圖1示出了在CMOS實現當中在襯底上包含NMOS三柵極器件和 PMOS三柵極器件的結構的實施例的頂部正面透視圖。

圖2示出了在CMOS實現當中包括NMOS柵極全圍繞(all around)器件和PMOS柵極全圍繞器件的結構的另一實施例的頂部正面透視圖。

圖3示出了襯底基礎、襯底基礎上的緩沖材料以及在被指定用于NMOS 結構的區域內形成于所述緩沖內的阱溝槽的頂部透視圖。

圖4示出了向阱溝槽內引入了缺陷俘獲材料之后的圖3的結構。

圖5示出了在緩沖材料的上方表面上對用于NMOS和PMOS結構的隔離區進行構圖并且在所述區域內引入器件層之后圖4的結構。

圖6示出了透過線6-6'的圖5的結構的截面。

圖7示出了透過線7-7'的圖5的結構的截面。

圖8示出了在器件層之上引入犧牲柵極氧化物和犧牲柵極之后透過線 6-6'的圖5的結構的截面。

圖9示出了在對犧牲柵極構圖，對器件層的暴露部分進行摻雜以及在所述結構上淀積電介質層之后圖8的結構的頂面正面透視圖。

圖10示出了在暴露出電介質層內的犧牲柵極之后圖9的結構。

圖11示出了計算裝置的示意圖。

具體實施方式

描述了半導體器件以及用于形成和使用半導體器件的方法。還針對 CMOS實現描述了由諸如III-V族半導體材料(對于NMOS而言)和鍺材料(對于PMOS而言)的材料在硅上形成的NMOS器件和PMOS器件的相互集成。還介紹了減少缺陷向器件層的擴散的技術。