[發(fā)明專利]低噪聲低參考毛刺的倍頻延遲鎖定環(huán)有效
| 申請?zhí)枺?/td> | 201380035469.2 | 申請日： | 2013-06-20 |
| 公開（公告）號： | CN104903963B | 公開（公告）日： | 2018-09-21 |
| 發(fā)明（設(shè)計）人： | E·特洛弗茨 | 申請（專利權(quán)）人： | 高通股份有限公司 |
| 主分類號： | G11C7/22 | 分類號： | G11C7/22;H03L7/099 |
| 代理公司： | 上海專利商標(biāo)事務(wù)所有限公司 31100 | 代理人： | 蔡悅 |
| 地址： | 美國加利*** | 國省代碼： | 美國;US |
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| 摘要： | |||
| 搜索關(guān)鍵詞： | 噪聲 參考 毛刺 倍頻 延遲 鎖定 | ||
公開了一種延遲鎖定環(huán)(DLL)電路，該延遲鎖定環(huán)電路能生成具有是輸入振蕩信號的整數(shù)倍的頻率的輸出振蕩信號。該DLL包括相位檢測器、電荷泵以及壓控振蕩器(VCO)。該相位檢測器響應(yīng)于參考信號和反饋信號之間的相位差生成UP控制信號和DN控制信號。電荷泵響應(yīng)于UP控制信號和DN控制信號生成控制電壓。VCO響應(yīng)于該控制電壓來調(diào)整輸出振蕩信號的頻率，響應(yīng)于輸入振蕩信號來生成參考信號，并且響應(yīng)于輸出振蕩信號來生成反饋信號。
技術(shù)領(lǐng)域
本發(fā)明實施例一般涉及延遲鎖定環(huán)，并且具體而言涉及具有倍頻器的延遲鎖定環(huán)。
相關(guān)技術(shù)背景
鎖相環(huán)(PLL)和延遲鎖定環(huán)(DLL)可被用于執(zhí)行諸如使時鐘信號去偏斜、恢復(fù)時鐘信號、合成時鐘頻率以及實現(xiàn)時鐘分布網(wǎng)絡(luò)等任務(wù)。PLL一般采用可變頻電路(諸如壓控振蕩器(VCO))來將輸出信號鎖定至參考信號，而DLL一般采用可變延遲電路(諸如壓控延遲線)來將輸出信號鎖定至輸入信號。
更具體地，PLL一般包括相位檢測器和壓控振蕩器(VCO)。包括接收控制電壓的輸入以及生成振蕩輸出信號的輸出的VCO響應(yīng)于控制電壓來調(diào)整振蕩輸出信號的頻率。由相位檢測器和其它環(huán)路部件(諸如電荷泵和濾波器)生成的控制電壓穩(wěn)定至使VCO以期望頻率振蕩的值。另外，相位檢測器的輸出處的相位誤差趨于零。因此，在操作期間，該環(huán)路調(diào)整控制電壓從而使VCO在穩(wěn)定狀態(tài)中以期望頻率振蕩并且使輸出時鐘的相位與參考時鐘的相位具有特定關(guān)系。
DLL一般包括相位檢測器和壓控延遲線。該環(huán)路調(diào)整控制電壓從而使延遲線提供期望的延遲(并且相位檢測器的輸出處的相位誤差為零)。具有接收控制電壓和輸入信號的輸入的壓控延遲線選擇性地延遲輸出信號直到所述輸出信號與所述輸入信號達(dá)成延遲鎖定。對于將時鐘頻率倍增整數(shù)值倍而言DLL可能是比PLL更合意的，因為舉例而言DLL一般比PLL提供更多的穩(wěn)定性，采用較小的環(huán)路濾波器，并且呈現(xiàn)較低的相位噪聲。
圖1示出常規(guī)的DLL電路100，該DLL電路100將輸出時鐘信號CLK_OUT與輸入時鐘信號CLK_IN進(jìn)行延遲鎖定。更具體地，DLL電路100包括相位和頻率檢測器(PFD)110、電荷泵120、環(huán)路濾波器130和壓控延遲線140。晶體振蕩器可以生成到PFD 110和延遲線140的第一輸入的振蕩時鐘信號CLK_IN。PFD 110將CLK_IN的相位與反饋信號CLK_FB作比較以生成上升(UP)和下降(DN)控制信號，所述上升(UP)和下降(DN)控制信號通過電荷泵120轉(zhuǎn)換成與這兩個時鐘的相位差成比例的電荷(Qc)。由電荷泵生成的電荷被濾波器130濾波(例如，積分)并且作為控制電壓Vc提供給延遲線140。包括多個(n個)串聯(lián)連接的延遲元件141的延遲線140響應(yīng)于Vc而選擇性地延遲CLK_IN以生成CLK_OUT，所述延遲元件141提供對應(yīng)數(shù)目個延遲抽頭T1–Tn。以此方式，通過調(diào)整延遲線140內(nèi)的信號延遲直至CLK_OUT的周期等于CLK_IN的周期，作為反饋信號CLK_FB提供給PFD 110的輸出信號CLK_OUT可以與輸入信號CLK_IN同步(例如，延遲鎖定)。
延遲抽頭T1-Tn提供時鐘信號的多個相位延遲(例如，Φι,Φ2,...Φn)。由此，圖1的DLL 100可以通過對抽頭T1–Tn處的多個時鐘相位執(zhí)行邏輯運算以實現(xiàn)輸入信號CLK_IN的倍頻來用作頻率合成器。遺憾的是，對由抽頭T1-Tn提供的多個時鐘相位執(zhí)行邏輯運算可招致不期望的延遲，這進(jìn)而可能不合意地生成輸出時鐘信號中的毛刺。將DLL 100用作倍頻器的另一弊端是難以實現(xiàn)倍增因子的可編程性。
因此，需要提供一種能將參考頻率倍增任意整數(shù)值倍且同時最小化輸出時鐘信號內(nèi)的噪聲和毛刺的倍頻DLL。
概述
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