[發明專利]用于鰭式晶體管的高遷移率應變溝道

有效

• 申請號: 201380033774.8
• 申請日: 2013-06-12
• 公開（公告）號: CN104412389B
• 公開（公告）日: 2019-07-16
• 發明（設計）人: S·M·塞亞;A·S·默西;G·A·格拉斯;D·B·奧貝蒂內;T·加尼;J·T·卡瓦列羅斯;R·科特利爾
• 申請（專利權）人: 英特爾公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L21/336
• 代理公司: 永新專利商標代理有限公司 72002
• 代理人: 林金朝;王英

本發明公開了用于將高遷移率應變溝道并入到鰭式晶體管(例如，諸如雙柵極、三柵極等的FinFET)中的技術，其中將應力材料包覆到所述鰭狀物的溝道區域上。在一個示例性實施例中，將硅鍺(SiGe)包覆到硅鰭狀物上以提供要求的應力，盡管也可以利用其它鰭狀物和包覆材料。所述技術與典型的工藝流程兼容，并且包覆沉積可以發生在工藝流程內的多個位置處。在一些情況下，利用在所述溝道中壓縮所述鰭狀物和包覆層的源極/漏極壓力源可以增強來自所述包覆層的內部應力。在一些情況下，可以提供可選的蓋層以改進柵極電介質/半導體界面。在一個這種實施例中，在SiGe包覆層之上提供硅以改進柵極電介質/半導體界面。

背景技術

FinFET是圍繞半導體材料的薄帶(通常被稱為鰭狀物)構造的晶體管。晶體管包括標準場效應晶體管(FET)節點，所述節點包括柵極、柵極電介質、源極區和漏極區。器件的導電溝道存在于柵極電介質下方的鰭狀物的外側。具體地，電流沿著鰭狀物的兩個側壁(與襯底表面垂直的側)流動或者在鰭狀物的兩個側壁內流動，以及沿著鰭狀物的頂部(與襯底表面平行的側)流動。由于這種配置的導電溝道實質上沿著鰭狀物的三個不同的外部平面區存在，所以這種FinFET設計有時也被稱為三柵極FinFET。其它類型的FinFET配置也是可用的，例如所謂的雙柵極FinFET，其中導電溝道主要僅沿著鰭狀物的兩個側壁(而不沿著鰭狀物的頂部)存在。存在與制作這種鰭式晶體管相關聯的許多有意義的問題。

附圖說明

圖1至7和9至12示出了根據本發明的實施例的用于形成鰭式晶體管結構的方法。

圖8a-8d示出了根據本發明的另一個實施例的圖1至7和9至12中所示的方法的一部分。

圖13a-13d示出了根據本發明的另一個實施例的圖1至7和9至12中所示的方法的一部分。

圖14a-14d各自示出了根據本發明的其它實施例的產生的鰭式晶體管結構。

圖15示出了利用根據本發明的實施例進行配置的一個或多個集成電路結構來實施的計算系統。

具體實施方式

公開了用于將高遷移率應變溝道并入到鰭式晶體管(例如，諸如雙柵極、三柵極等的FinFET)中的技術，其中將應力材料包覆到鰭狀物的溝道區域上。在一個示例性實施例中，將硅鍺(SiGe)包覆到硅鰭狀物上以提供要求的應力，盡管也可以使用其它鰭狀物和包覆材料。所示技術與典型工藝流程兼容，并且包覆沉積可以發生在工藝流程內的多個位置處。在一些情況下，利用在溝道中壓縮鰭狀物和包覆層的源極/漏極壓力源可以增強來自包覆層的內部應力。在一些情況下，可以提供可選的蓋層以改進柵極電介質/半導體界面。在一個這種實施例中，硅設置在SiGe包覆層之上以改進柵極電介質/半導體界面。根據本公開內容，許多變型和實施例將變得顯而易見。

概述

如前所述，存在與制作FinFET相關聯的許多有意義的問題。例如，現今已經利用源極/漏極SiGe壓力源設計制造了很多代的高遷移率PMOS溝道。然而，源極/漏極SiGe壓力源取決于間距，因此對于較小柵極間距，源極/漏極SiGe壓力源中的相同鍺濃度下的應力降低。應力的這種減小有效地限制了進一步改進溝道遷移率的能力，并且進一步限制了繼續縮放到更小的間距。