[發明專利]集成的處理器和CDR電路

有效

• 申請號: 201380031637.0
• 申請日: 2013-05-03
• 公開（公告）號: CN104380607B
• 公開（公告）日: 2018-04-20
• 發明（設計）人: J·Y·苗
• 申請（專利權）人: 菲尼薩公司
• 主分類號: H03L7/00
• 分類號: H03L7/00
• 代理公司: 北京律誠同業知識產權代理有限公司11006
• 代理人: 徐金國,趙靜

1.一種時鐘和數據恢復系統，包括：

時鐘和數據恢復電路，所述時鐘和數據恢復電路包括一個或者多個模擬元件；

存儲器；和

數字控制電路，所述數字控制電路被配置為控制所述時鐘和數據恢復電路，其中所述數字控制電路以及所述時鐘和數據恢復電路形成在單個基板上，并且，所述數字控制電路使數據速率被存儲在所述存儲器中以作為存儲的數據速率，使所述存儲的數據速率被從所述存儲器中檢索出，并且響應于所述時鐘和數據恢復電路失去對數據信號的鎖定，控制所述時鐘和數據恢復電路以利用所述存儲的數據速率啟動鎖定所述數據信號的過程，以及

其中，所述時鐘和數據恢復電路包括時鐘發生電路和連接至所述時鐘發生電路的調節電路，所述調節電路被配置為在發送數據信號至所述時鐘發生電路以及所述時鐘發生電路基于被調節的數據信號確定時鐘信號之前調節所述數據信號。

2.如權利要求1所述的系統，進一步包括連接至所述數字控制電路的存儲器，所述數字控制電路被配置為在所述存儲器內部存儲與所述時鐘和數據恢復電路有關的數據。

3.如權利要求2所述的系統，其中所述數據包括下列中的一個或者多個：所述時鐘和數據恢復電路的電壓電平、所述時鐘和數據恢復電路的功耗、由所述時鐘和數據恢復電路接收的數據信號的數據速率、所述時鐘和數據恢復電路的溫度、以及所述時鐘和數據恢復電路的發送和接收功率電平。

4.如權利要求1所述的系統，其中所述數字控制電路被配置為從所述時鐘和數據恢復電路接收數據，并且基于所述數據確定所述時鐘和數據恢復電路的性能，并調節所述時鐘和數據恢復電路內部的設置以減小所述時鐘和數據恢復電路的功耗，同時將所述時鐘和數據恢復電路的所述性能維持在閾值水平以上。

5.如權利要求1所述的系統，其中所述數字控制電路進一步被配置為改變所述時鐘和數據恢復電路的鎖定動態。

6.如權利要求5所述的系統，其中所述數字控制電路改變所述時鐘和數據恢復電路的鎖定動態包括所述數字控制電路調節下列中的一個或者多個：所述時鐘和數據恢復電路內的電荷泵的增益、所述電荷泵的電壓干線電平、所述時鐘和數據恢復電路內的電壓控制振蕩器的初始啟動頻率、以及所述電壓控制振蕩器的頻率步幅大小。

7.如權利要求1所述的系統，其中所述調節電路包括由所述數字控制電路控制的均衡器，所述數字控制電路基于從所述時鐘和數據恢復電路接收的數據調節所述均衡器的設置。

8.如權利要求7所述的系統，其中所述數字控制電路被配置為基于從所述時鐘和數據恢復電路接收的、與所述數據信號的信號完整性有關的數據，調節所述均衡器的設置。

9.如權利要求1所述的系統，其中所述時鐘和數據恢復電路還包括連接至所述時鐘發生電路的驅動電路，所述驅動電路從所述時鐘發生電路接收所述時鐘信號，并且將所述時鐘信號驅動到所述時鐘和數據恢復電路之外，其中所述數字控制電路被配置為控制所述驅動電路。

10.如權利要求1所述的系統，其中所述時鐘和數據恢復電路被配置為采用一個或者多個雙極結晶體管在模擬域操作，所述數字控制電路被配置為采用一個或者多個互補金屬氧化物半導體晶體管在數字域操作。

11.如權利要求1所述的系統，進一步包括：

第二時鐘和數據恢復電路，所述第二時鐘和數據恢復電路包括在所述單個基板上形成的一個或者多個模擬元件；

第三時鐘和數據恢復電路，所述第三時鐘和數據恢復電路包括在所述單個基板上形成的一個或者多個模擬元件；

第四時鐘和數據恢復電路，所述第四時鐘和數據恢復電路包括在所述單個基板上形成的一個或者多個模擬元件，其中所述數字控制電路被配置為控制所述第二、第三、第四時鐘和數據恢復電路中的每一個。