[發明專利]雙舍入組合浮點乘法和加法

有效

• 申請號: 201380028676.5
• 申請日: 2013-06-19
• 公開（公告）號: CN104321741B
• 公開（公告）日: 2018-03-30
• 發明（設計）人: S·薩姆德若拉;G·瑪格里斯;M·盧彭;D·R·迪澤爾
• 申請（專利權）人: 英特爾公司
• 主分類號: G06F9/06
• 分類號: G06F9/06;G06F9/30
• 代理公司: 上海專利商標事務所有限公司31100
• 代理人: 何焜

技術領域

本公開涉及處理邏輯、微處理器以及相關聯的指令集架構的領域，該指令集架構在被處理器或其他處理邏輯所執行時運行邏輯、數學或其他功能性操作。具體地，本公開涉及用于提供雙舍入組合浮點乘法和加法功能的指令和邏輯。

背景技術

目前的諸多處理器通常包括用于提供計算密集型操作但提供高度數據并行性的指令，這些指令可通過使用多種數據存儲設備的高效實現來使用，這些數據存儲設備諸如：單指令多數據(SIMD)向量寄存器。在一些替代處理器中，指令可提供融合的操作，諸如乘法－加法操作。在一些替代的處理器中，可在單獨的指令中提供這兩種類型的指令和/或這兩種類型的組合，諸如例如SIMD乘法－加法操作。

過去的一些處理器已經實現了用于執行融合的浮點乘法―加法操作的指令。例如，在1990，IBM在RISC系統6000(IBM RS/6000)處理器上實現了融合的浮點乘法－加法操作。例如，涉及點積計算的一些應用可利用這些新指令來改進性能。但是，因為支持此類操作的浮點硬件的寬度可能是標準浮點乘法器和加法器的寬度的至少兩倍，所以一個浮點乘法－加法器會占用兩個浮點乘法器和兩個浮點加法器那樣多的區域。因此，融合的浮點乘法－加法器可能完全取代單獨的浮點乘法器和浮點加法器，并且融合的浮點乘法－加法器可能用于仿真單個浮點乘法和/或單個浮點加法，但犧牲了一些(有可能是顯著的)性能。對于未經重新編譯的傳統應用，或對于無法利用融合的浮點乘法－加法操作的應用，存在(有可能是顯著的)性能降級。

過去的一些其它處理器已經實現了用于幾乎執行融合的浮點乘法―加法操作的指令。例如，在2001，HAL SPARC64通過將來自浮點乘法器的結果旁路至浮點加法器而實現了偽代碼融合的浮點乘法－加法操作。雖然該方法不會遭受未重新編譯的傳統應用或無法利用融合的浮點乘法－加法操作的應用遇到的相同的性能降級，但浮點乘法器、旁路和浮點加法器的寬度不足以提供與真正的融合浮點乘法－加法操作相同的改進準確度。

在2008，電氣與電子工程師協會(IEEE)發布了修改的浮點標準IEEE Std 754^TM-1985,IEEE Std 754-2008，其包括融合的乘法－加法(FMA)和融合的乘法－減法(FMS)操作。該IEEE標準規定了不在乘法與加法之間進行舍入的情況下的真正的IEEE融合的浮點乘法－加法操作的改進準確度。雖然標準化無疑將會促使提供IEEE FMA和FMS操作的新處理器的出現，但之前提及的性能降級和增加管芯面積的問題仍存在。

迄今為止，尚未充分探索對此類性能受限問題、面積折衷問題以及相關的功率問題和對重新編譯的需求的潛在解決方案。

附圖說明

在附圖的各圖中通過示例而非限制地示出本發明。

圖1A是執行用于提供雙舍入組合浮點乘法和加法功能的指令的系統的一個實施例的框圖。

圖1B是執行用于提供雙舍入組合浮點乘法和加法功能的指令的系統的另一實施例的框圖。

圖1C是執行用于提供雙舍入組合浮點乘法和加法功能的指令的系統的另一實施例的框圖。

圖2是執行用于提供雙舍入組合浮點乘法和加法功能的指令的處理器的一個實施例的框圖。

圖3A示出根據一個實施例的打包數據類型。

圖3B示出根據一個實施例的打包數據類型。

圖3C示出根據一個實施例的打包數據類型。

圖3D示出根據一個實施例的用于提供雙舍入組合浮點乘法和加法功能的指令編碼。

圖3E示出根據另一實施例的用于提供雙舍入組合浮點乘法和加法功能的指令編碼。

圖3F示出根據另一實施例的用于提供雙舍入組合浮點乘法和加法功能的指令編碼。

圖3G示出根據另一實施例的用于提供雙舍入組合浮點乘法和加法功能的指令編碼。

圖3H示出根據另一實施例的用于提供雙舍入組合浮點乘法和加法功能的指令編碼。

圖4A示出用于執行提供雙舍入組合浮點乘法和加法功能的指令的處理器微架構的一個實施例的要素。

圖4B示出用于執行提供雙舍入組合浮點乘法和加法功能的指令的處理器微架構的另一實施例的要素。

圖5是用于執行提供雙舍入組合浮點乘法和加法功能的指令的處理器的一個實施例的框圖。

圖6是用于執行提供雙舍入組合浮點乘法和加法功能的指令的計算機系統的一個實施例的框圖。