[發(fā)明專利]雙舍入組合浮點(diǎn)乘法和加法

有效

• 申請(qǐng)?zhí)枺?/td>: 201380028676.5
• 申請(qǐng)日: 2013-06-19
• 公開（公告）號(hào): CN104321741B
• 公開（公告）日: 2018-03-30
• 發(fā)明（設(shè)計(jì)）人: S·薩姆德若拉;G·瑪格里斯;M·盧彭;D·R·迪澤爾
• 申請(qǐng)（專利權(quán)）人: 英特爾公司
• 主分類號(hào): G06F9/06
• 分類號(hào): G06F9/06;G06F9/30
• 代理公司: 上海專利商標(biāo)事務(wù)所有限公司31100
• 代理人: 何焜

1.一種機(jī)器實(shí)現(xiàn)的方法，包括：

檢測(cè)包括第一浮點(diǎn)FP乘法操作和第二浮點(diǎn)FP操作的可執(zhí)行線程部分，所述第二浮點(diǎn)FP操作將所述第一浮點(diǎn)FP乘法操作的結(jié)果指定為源操作數(shù)；

將所述第一浮點(diǎn)FP乘法操作和第二浮點(diǎn)FP操作編碼為組合的浮點(diǎn)FP操作，所述組合的浮點(diǎn)FP操作包括對(duì)所述第一浮點(diǎn)FP乘法操作的結(jié)果的舍入、然后所述第二浮點(diǎn)FP操作使用經(jīng)過舍入的結(jié)果作為所述源操作數(shù)；

存儲(chǔ)所述組合的浮點(diǎn)FP操作的編碼；以及

執(zhí)行所述組合的浮點(diǎn)FP操作，以作為所述可執(zhí)行線程部分的一部分。

2.如權(quán)利要求1所述的機(jī)器實(shí)現(xiàn)的方法，其特征在于，所述第二浮點(diǎn)FP操作是浮點(diǎn)FP加法操作。

3.如權(quán)利要求1所述的機(jī)器實(shí)現(xiàn)的方法，其特征在于，所述第二浮點(diǎn)FP操作是浮點(diǎn)FP減法操作。

4.如權(quán)利要求1所述的機(jī)器實(shí)現(xiàn)的方法，其特征在于，所述第二浮點(diǎn)FP操作是浮點(diǎn)FP轉(zhuǎn)換操作。

5.如權(quán)利要求1所述的機(jī)器實(shí)現(xiàn)的方法，其特征在于，所述組合的浮點(diǎn)FP操作的所述編碼作為微操作被存儲(chǔ)在微操作存儲(chǔ)器中。

6.如權(quán)利要求5所述的機(jī)器實(shí)現(xiàn)的方法，其特征在于，所述檢測(cè)由處理器執(zhí)行優(yōu)化邏輯來執(zhí)行。

7.如權(quán)利要求1所述的機(jī)器實(shí)現(xiàn)的方法，其特征在于，對(duì)所述組合的浮點(diǎn)FP操作的所述編碼被存儲(chǔ)作為指令集架構(gòu)ISA宏指令。

8.如權(quán)利要求7所述的機(jī)器實(shí)現(xiàn)的方法，其特征在于，對(duì)所述組合的浮點(diǎn)FP操作的所述編碼作為指令集架構(gòu)ISA宏指令被存儲(chǔ)在指令高速緩存中。

9.如權(quán)利要求8所述的機(jī)器實(shí)現(xiàn)的方法，其特征在于，所述檢測(cè)由處理器指令集架構(gòu)ISA轉(zhuǎn)換邏輯來執(zhí)行。

10.如權(quán)利要求7所述的機(jī)器實(shí)現(xiàn)的方法，其特征在于，所述檢測(cè)由編譯器優(yōu)化邏輯來執(zhí)行。

11.一種機(jī)器實(shí)現(xiàn)的方法，包括：

在可執(zhí)行線程部分中檢查浮點(diǎn)FP加法操作，以確定所述浮點(diǎn)FP加法操作的第一源操作數(shù)是否是浮點(diǎn)FP乘法操作的結(jié)果；以及

如果所述第一源操作數(shù)被確定是所述結(jié)果并且所述浮點(diǎn)FP加法和乘法操作具有相同精度，則用雙舍入組合浮點(diǎn)FP乘法－加法操作代替所述浮點(diǎn)FP加法操作，并將所述浮點(diǎn)FP乘法操作標(biāo)記為已融合；以及

在所述可執(zhí)行線程部分中檢查融合的浮點(diǎn)FP乘法操作，以確定其結(jié)果是否將被另一操作使用；以及

如果所述融合的浮點(diǎn)FP乘法操作的結(jié)果被確定不被任何其它操作使用，則去除所述融合的浮點(diǎn)FP乘法操作。

12.如權(quán)利要求11所述的機(jī)器實(shí)現(xiàn)的方法，其特征在于，所述雙舍入組合浮點(diǎn)FP乘法－加法操作作為微操作被存儲(chǔ)在微操作存儲(chǔ)器中。

13.如權(quán)利要求12所述的機(jī)器實(shí)現(xiàn)的方法，其特征在于，所述檢查由處理器執(zhí)行優(yōu)化邏輯來執(zhí)行。

14.如權(quán)利要求11所述的機(jī)器實(shí)現(xiàn)的方法，其特征在于，所述雙舍入組合浮點(diǎn)FP乘法－加法操作被存儲(chǔ)作為指令集架構(gòu)ISA宏指令。

15.如權(quán)利要求14所述的機(jī)器實(shí)現(xiàn)的方法，其特征在于，所述雙舍入組合浮點(diǎn)FP乘法－加法操作作為指令集架構(gòu)ISA宏指令被存儲(chǔ)在指令高速緩存中。

16.如權(quán)利要求15所述的機(jī)器實(shí)現(xiàn)的方法，其特征在于，所述檢查由處理器指令集架構(gòu)ISA轉(zhuǎn)換邏輯來執(zhí)行。

17.如權(quán)利要求14所述的機(jī)器實(shí)現(xiàn)的方法，其特征在于，所述檢查由編譯器優(yōu)化邏輯來執(zhí)行。