[發(fā)明專利]用于降低存儲器的寫入最低供電電壓的設(shè)備

有效

• 申請?zhí)枺?/td>: 201380028608.9
• 申請日: 2013-06-05
• 公開（公告）號: CN104321818B
• 公開（公告）日: 2017-06-20
• 發(fā)明（設(shè)計(jì)）人: J·P·庫爾卡尼;M·M·黑勒亞;J·W·查漢茨;B·M·戈伊什肯斯;V·K·德
• 申請（專利權(quán)）人: 英特爾公司
• 主分類號: G11C7/10
• 分類號: G11C7/10;G11C5/14
• 代理公司: 永新專利商標(biāo)代理有限公司72002
• 代理人: 王英,陳松濤

背景技術(shù)

高性能微處理器和芯片上系統(tǒng)(SoC)包括被用作寄存器堆、低級高速緩存等的多個嵌入式存儲器陣列，它們通常與微處理器的芯電路共享相同的電源電壓。文中的術(shù)語“芯”一般是指用于運(yùn)行機(jī)器代碼的非外圍電路(即，非I/O電路)。例如，浮點(diǎn)單元、運(yùn)行單元、算術(shù)邏輯單元等都是芯的部分。

隨著更低的功耗正在變?yōu)槲⑻幚砥骱蚐oC的性能基準(zhǔn)，嵌入式存儲器陣列被設(shè)計(jì)為以包括最低工作電壓(Vmin)在內(nèi)的寬電源范圍工作。例如，所述寬電源范圍的高端允許嵌入式存儲器陣列以更高的功耗為代價(jià)更快地工作，而所述寬電源范圍的低端則允許嵌入式存儲器陣列以更低的功耗工作。

文中的術(shù)語“最低工作電壓(Vmin)”通常指存儲器位單元能夠針對既定性能規(guī)格成功地進(jìn)行操作的最低工作電源水平。文中的術(shù)語“寫入Vmin(WVmin)”通常指存儲器位單元能夠在預(yù)定義時(shí)間周期內(nèi)成功地完成寫入操作的最低工作電源水平。

可以通過提高形成存儲器單元的晶體管的尺寸，即，通過增大存儲器位單元的寫入存取/上拉器件的W/L而降低WVmin。但是，這樣的尺寸提高增大了存儲器陣列的總體尺寸。

附圖說明

通過下文給出的詳細(xì)說明以及本公開內(nèi)容的各種實(shí)施例的附圖，本公開的實(shí)施例將得到更加充分的理解，但是不應(yīng)將所述說明和附圖看作使本公開內(nèi)容局限于具體實(shí)施例，具體實(shí)施例只用于說明和理解。

圖1是根據(jù)本公開內(nèi)容的一個實(shí)施例的用于降低存儲器單元的寫入最低供電電壓(Vmin)的高級設(shè)備。

圖2是根據(jù)本公開內(nèi)容的一個實(shí)施例的具有用于寫入Vmin(WVmin)的自感降低的功率器件的存儲器位單元。

圖3是根據(jù)本公開內(nèi)容的一個實(shí)施例的另一具有用于WVmin的自感降低的功率器件的存儲器位單元。

圖4是根據(jù)本公開內(nèi)容的一個實(shí)施例的用于生成能夠?qū)崿F(xiàn)WVmin的自感降低的控制信號的邏輯單元的高級架構(gòu)。

圖5是根據(jù)本公開內(nèi)容的一個實(shí)施例的例示W(wǎng)Vmin的自感降低的所述存儲器位單元的各個節(jié)點(diǎn)處的波形。

圖6是根據(jù)本公開內(nèi)容的一個實(shí)施例的包括用于降低存儲器單元的WVmin的設(shè)備的智能裝置的系統(tǒng)級圖示。

具體實(shí)施方式

WVmin受到存儲器位單元寫入存取與(位單元的交叉耦合的反相器的)上拉器件之間的爭用和/或?qū)懭胪瓿刹僮鞯南拗?。一種克服針對WVmin的限制方式，即降低WVmin的方式是提高寫入存取/上拉器件的尺寸。但是，這樣的技術(shù)提高了位單元的總面積和功耗，因而提高了具有位單元的嵌入式存儲器陣列的面積。

克服WVmin限制的另一種方法是使位單元的電源(Vcc)動態(tài)地塌落。將這樣的方法稱為“寫入輔助技術(shù)”，其中，故意使存儲器單元列的電源(CVcc)瞬間塌落(即，從Vcc電平降至邏輯低電平，例如，Vss)以克服各個位單元中的寫入爭用。但是，在較低的供電電壓上，寫入輔助技術(shù)中的CVcc塌落的幅度/持續(xù)時(shí)間因共享相同CVcc的同一列上的未被選擇的單元的滯持而受到限制。此外，常規(guī)的“被迫”Vcc塌落對于每一寫入操作在各個存儲器單元上引發(fā)一致的Vcc下降，并假定最壞情況寫入受限位單元。

至少部分或全部實(shí)施例可以解決本文中所討論的問題。在一個實(shí)施例中,采用p器件或者p器件的組向一列共享CVcc的存儲器單元提供電源。在一個實(shí)施例中，耦合于電源Vcc(芯電源)和CVcc(通往位單元的電源)之間的p器件為位單元提供了通往電源Vcc的弱電源連接，因而允許在節(jié)點(diǎn)CVcc上存在較高的電源下降。CVcc上的較高的電源下降有助于克服位單元中的上拉器件的爭用。

在一個實(shí)施例中，在寫入操作之前將寫入位線(WBL)預(yù)先放電至邏輯低電平(例如，地或Vss)。在這樣的實(shí)施例中，在斷言(assert)寫入字線(WWL)時(shí)，即，位單元的存取晶體管導(dǎo)通時(shí)，將耦合至上拉器件和存取晶體管的位單元節(jié)點(diǎn)朝向邏輯低電平(例如，Vss)預(yù)放電。在這樣的實(shí)施例中，通過位單元的上拉器件來自動地實(shí)現(xiàn)CVcc上的電源電壓下降，即，發(fā)生CVcc的自感塌落或降低，從而得到更低的WVmin。