[發明專利]用于處理絕緣體上半導體結構以提高半導體層厚度均勻度的工藝

有效

• 申請號: 201380026524.1
• 申請日: 2013-05-01
• 公開（公告）號: CN104380447B
• 公開（公告）日: 2017-05-03
• 發明（設計）人: 沃爾特·施瓦岑貝格;卡里納·杜雷特;F·博迪特
• 申請（專利權）人: 索泰克公司
• 主分類號: H01L21/66
• 分類號: H01L21/66
• 代理公司: 北京三友知識產權代理有限公司11127
• 代理人: 呂俊剛,劉久亮

技術領域

本發明涉及一種用于處理絕緣體上半導體型結構的工藝，該絕緣體上半導體型結構依次包括支撐襯底、介電層和著眼于使該半導體層的厚度標準化、具有小于或等于100nm厚度的半導體層。

背景技術

在絕緣體上半導體(SeOI)型結構中，介電掩埋層將該半導體層與支撐襯底電隔離。

在介電層的材料是二氧化硅(SiO₂)的情況下，該介電掩埋層通常由術語“氧化掩埋層”的縮寫BOX表示。

在部分耗盡(PD)SeOI結構中，該介電掩埋層的厚度通常大于100nm并且由此足以確保電性能完整性以及所述層的質量。該半導體層的厚度于是通常在100nm到200nm之間。

另一方面，在全耗盡(FD)SeOI結構中，該半導體層具有一超薄厚度，也就是說小于或等于50nm，通常約為12nm并且其可以降低至大約5nm。為了從溝道背面偏振的已證實優勢中獲得益處，該介電掩埋層的厚度還可以降低大約150nm的典型厚度，以降至低于50nm的數值，通常為25nm并且其可以下降至5nm。

這種結構特別用于制造晶體管、形成在該超薄半導體層之中或之上的未被摻雜的溝道層。

由于該介電掩埋層所具有以及該半導體層的超薄厚度，這些FD SeOI結構具有能夠精確控制晶體管的溝道、改善短溝道效應以及降低晶體管變化性的優點。

對于FD SeOI晶體管，由功函數變化性以及該溝道厚度引起的柵線邊緣粗糙度(LER)造成了總的變化性結構。

在溝道未被摻雜的情況下，該總的變化性不會經受隨機摻雜波動(RDF)。

因此，形成溝道的半導體層的厚度的均勻度是限制FD SeOI器件的變化性的重要參數。

就這一點而言，技術參數包括“晶圓內”均勻度(即，在同一個結構的表面上，所述結構通常形成為圓形晶圓的形式)和“晶圓至晶圓”均勻度(即，在屬于所有生產批次的所有結構之間)這兩者。

這兩種均勻度條件的組合由層總厚度變化性(LTTV)表達式表示，并且影響FD SeOI結構的制造工藝的參數，以獲得預期的均勻度。

因此，對于FD SeOI應用，把半導體層具有±0.5nm的量級的總厚度變化性作為目標，優選地在±0.2nm晶圓至晶圓的量級，即在所有生產批次所形成的各種結構之間。

文獻WO 2004/015759涉及基于所述層的選擇性犧牲氧化反應對SeOI的半導體層的厚度進行修正的工藝。

根據工藝條件，犧牲氧化反應消耗了更大或更小的半導體層厚度。

接著通過選擇性刻蝕，通常利用氫氟酸(HF)將該犧牲氧化物層移除。

然而，作為此工藝的對象的結構并不僅是FD SeOI結構，而且包括“常規的”PD SeOI結構。

此外，在“批量”型設備(即，在所述設備(例如，反應爐)中多個結構是同時處理的)中，通過犧牲氧化反應獲得的減薄的精確度的數量級比根據期望控制FD SeOI結構上的均勻度所決定的精確度更大。

實際上，由于在設備中溫度不是完全均勻的，因此在同一個結構內和/或從一個結構到相鄰結構，氧化厚度會變化。

因此，在這樣的減薄操作結束時，得到該半導體層厚度的平均為±1至1.5nm的變化量。

圖1示出了如上所述地以及當應用于PD SeOI的制造時在犧牲氧化反應步驟結束時，與可以獲得的半導體層的目標厚度e_t相比的平均厚度e_mean的分布。

因此有必要定義用于控制該半導體層的平均厚度的處理，其特別適合于FD SeOI結構的層所需要的精確度。

因此本發明的一個目標是提供用于處理“全耗盡”應用的絕緣體上半導體型結構的工藝，其使得在整個生產量之上的各種結構之間的半導體層的厚度(晶圓至晶圓厚度)可以被標準化。

通過盡可能小地修改目前的SeOI制造工藝，這種工藝必須能夠在工業規模上實現。

所述工藝還必須能夠利用商用和便宜的方式來實現。

本發明的另一目標是提供一種絕緣體上半導體型結構的制造工藝，其使得保證所制造的結構的良好均勻度成為可能。

發明內容

根據本發明所提出的是一種用于處理絕緣體上半導體型結構的工藝，該絕緣體上半導體型結構依次包括支撐襯底、介電層和具有小于或等于100nm的厚度的半導體層，所述半導體層被犧牲氧化物層覆蓋，所述工藝的特征在于其包括以下步驟：