[發明專利]半導體器件

在審

• 申請號: 201380022798.3
• 申請日: 2013-04-30
• 公開（公告）號: CN104541374A
• 公開（公告）日: 2015-04-22
• 發明（設計）人: 馬督兒·博德;曲飛·陳;米斯巴赫·烏爾·阿藏;凱爾·特里爾;陽·高;莎倫·石
• 申請（專利權）人: 維西埃-硅化物公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L21/336
• 代理公司: 北京市磐華律師事務所 11336
• 代理人: 董巍;趙禮杰

相關案例

本申請和于2009年10月21日提交的、題目為“Split?Gate?Semiconductor?Device?with?Curved?Gate?Oxide?Profile”、申請號為12/603,028的美國專利相關。本申請還和于2010年8月26日提交的、題目為“Structures?and?Methods?of?Fabricating?Split?Gate?MIS?Devices”的申請號為12/869,554的美國申請相關。更進一步，本申請和于2012年4月30日提交的、題目為“HYBRID?SPLIT?GATE?SEMICONDUCTOR”的、申請號為13/460,567的美國專利相關并要求其優先權。所有這些申請通過引用而完全的并入本文。

技術領域

本技術的實施例與集成電路的設計和制造領域相關。更具體地，本技術的實施例與用于混合分裂柵半導體(hybrid?split?gate?semiconductor)的系統和方法相關。

背景技術

分裂柵(Split-gate)功率MOSFETs(金屬氧化物半導體場效應晶體管)與具有非分裂柵(non-Split?gate)結構的功率MOSFETs相比具有公認的優點。然而，常規的分裂柵功率MOSFETs并不能實質上從工藝尺寸(process?geometry)的減小(例如，柵極之間的節距(pitch)的減小)中受益。亞微米單元節距縮放對于增加溝道密度通常是有利的，其反過來減小每單位面積的溝道電阻。然而，這種縮放同樣可以導致不利的每單位面積的更窄的臺面寬度，這有可能增加漂移區域電阻。另外，柵極和屏蔽電極(shield?electrodes)的更高的密度可能會導致有害的更高的柵極電荷和輸出電容。

發明內容

因此，所需要的是用于混合分裂柵半導體器件的系統和方法。另外需要的是用于更精細的(例如更小的)柵極間節距尺寸的具有改善的性能的混合分裂柵半導體器件的系統和方法。對于與集成電路設計、制造和測試的現有的系統和方法兼容且互補的、用于混合分裂柵半導體器件的系統和方法，存在進一步的需要。本技術的實施例是解決這些問題的嘗試。

在根據本技術的實施例中，半導體器件包括豎向溝道區、以第一深度位于所述豎向溝道區的第一側的柵極、以第二深度位于所述豎向溝道區的第一側的屏蔽結構、以及以所述第一深度位于所述豎向溝道區的第二側的混合柵極。所述位于豎向溝道區的第二側的混合柵極的下方的區域沒有任何柵極或電極。

根據本技術的另外一實施例，一種結構包括設置于半導體襯底表面下方的第一延長(elongated)結構。所述第一延長結構包括以第一深度位于所述表面下方的柵極結構和以第二深度位于所述表面下方的屏蔽結構。所述結構進一步包括以所述第一深度形成于所述表面下方的、包括混合柵極結構的第二延長結構。所述第二延長結構沒有另外的柵極或電極結構。所述第一和第二延長結構可以平行。

根據本技術的另一個實施例，一種結構包括以第一深度形成于半導體襯底內的第一多個第一溝槽和以第二深度形成于所述半導體襯底內的第二多個第二溝槽。所述第一溝槽與所述第二溝槽相平行，且所述第一溝槽與所述第二溝槽相間。所述第一溝槽可以填充包含第一多晶硅和位于所述第一多晶硅上方的第二多晶硅的第一材料。

根據本技術的方法實施例，以第一深度在半導體襯底中形成多個第一溝槽。以第二深度在所述半導體襯底中形成多個第二溝槽。所述第一多個溝槽平行于第二多個溝槽。所述多個第一溝槽的溝槽與所述多個第二溝槽的溝槽相間并且相鄰。

根據本技術的另外的方法實施例，以第一深度在半導體襯底中形成多個溝槽。所述多個溝槽中的溝槽相互平行。掩蓋所述多個溝槽中間隔的溝槽掩蓋，且增加所述多個溝槽中未被掩蓋的溝槽的深度至第二深度。圖案化的襯墊氧化物層可以形成掩膜，用于所述增加。

根據本技術的又一方法實施例，形成包含多個平行的經填充的溝槽結構的豎直溝槽金屬氧化物半導體場效應晶體管(MOSFET)器件。所述多個平行的經填充的溝槽結構以0.6微米或更小的節距距離隔開，且每個所述平行的經填充的溝槽結構包括所述MOSFET的柵極結構。

附圖說明

包含在本說明書中并且構成本說明書的一部分的附圖示出了本技術的實施例，并與說明書一起用于解釋本發明的原理。除非另有說明，附圖不是按比例繪制的。

圖1示出混合分裂柵半導體器件的溝槽部分的截面圖；

圖2A、2B、2C、2D、2E和2F示出根據混合分裂柵半導體的制造方法的示意圖。