[發明專利]將ONO集成到邏輯CMOS流程中的方法

有效

• 申請號: 201380016755.4
• 申請日: 2013-03-13
• 公開（公告）號: CN104321877B
• 公開（公告）日: 2018-09-14
• 發明（設計）人: 克里希納斯瓦米·庫馬爾;波·金;斐德列克·杰能
• 申請（專利權）人: 賽普拉斯半導體公司
• 主分類號: H01L29/792
• 分類號: H01L29/792
• 代理公司: 北京安信方達知識產權代理有限公司 11262
• 代理人: 張瑞;鄭霞

描述了將非易失性存儲設備集成到邏輯MOS流程中的方法的實施例。一般而言，方法包括：在襯底的第一區之上形成MOS設備的襯墊介電層；由覆蓋襯底的第二區之上的表面的半導體材料的薄膜形成存儲設備的溝道，溝道連接存儲設備的源極和漏極；在第二區之上形成覆蓋溝道的圖案化的介質堆棧，圖案化的介質堆棧包括隧道層、電荷俘獲層、和犧牲頂層；同時從襯底的第二區中移除犧牲頂層并從襯底的第一區中移除襯墊介電層；并且同時在襯底的第一區之上形成柵極介電層和在電荷俘獲層之上形成阻擋介電層。

相關申請的交叉引用

本申請是2011年12月6日遞交的序列號為13/312，964的共同未決的美國申請的延續部分，其是2009年10月29日遞交的美國非臨時申請號12/608,886(現在是2011年12月6日公布的美國專利號8,071,453)的延續，其根據美國法典第35條119(e)款要求2009年6月1日遞交的、美國臨時專利申請序列號61/183,021和2009年4月24號遞交的美國臨時專利申請序列號61/172,324的優先權益，所有以上所述申請通過引用并入本文。

技術領域

本發明的實施例涉及半導體設備的領域。

背景

用于邏輯產品的集成電路的制造通常包括用于生產金屬氧化物半導體場效應晶體管(MOSFET)的基線工藝。厚度、幾何形狀、定位、濃度等都被嚴格控制用于在這樣的基線工藝中的每個操作，以確保它們在特定的容差范圍內，使得所得的MOSFET將正常運行。對于應用例如片上系統硅氧化物氮化物氧化物半導體(SONOS)經常被集成到MOSFET邏輯制造工藝中。該集成可以大大影響基線MOSFET工藝并且通常需要一些掩模組和費用。

發明內容

本申請的實施方式主要涉及以下方面：

1)一種方法，包括：

在襯底的第一區之上形成MOS設備的襯墊介電層；

由覆蓋在所述襯底的第二區之上的表面的半導體材料的薄膜形成非易失性存儲設備的溝道，所述溝道連接所述存儲設備的源極和漏極；

在所述第二區之上形成覆蓋所述溝道的非易失性存儲設備的圖案化的介質堆棧，所述圖案化的介質堆棧包括隧道層、電荷俘獲層和犧牲頂層；

同時從所述襯底的所述第二區移除所述犧牲頂層，并從所述襯底的所述第一區移除所述襯墊介電層；以及

同時在所述襯底的所述第一區之上形成柵極介電層并在所述電荷俘獲層之上形成阻擋介電層。

2)根據1)所述的方法，其中，所述電荷俘獲層包括多個電荷俘獲層，所述多個電荷俘獲層包括下部電荷俘獲層和上部電荷俘獲層，所述下部電荷俘獲層包括更靠近隧道氧化物的氮化物，所述上部電荷俘獲層相對于所述下部電荷俘獲層是貧氧的并且包括分布在多個電荷俘獲層中的大多數電荷陷阱。

3)根據2)所述的方法，其中，所述柵極介電層包括高K柵極介質。

4)根據3)所述的方法，還包括在所述高K柵極介質上方形成金屬柵極層。

5)根據3)所述的方法，其中，所述電荷俘獲層還包括將所述上部電荷俘獲層和所述下部電荷俘獲層分開的中間氧化物層，并且其中，所述柵極介電層包括高K柵極介質。

6)根據5)所述的方法，還包括在所述高K柵極介質上方形成金屬柵極層。

7)根據1)所述的方法，其中，形成所述溝道包括由具有相對于所述溝道的長軸的<100>表面結晶取向的硅形成所述溝道。

8)根據1)所述的方法，其中，形成覆蓋所述溝道的非易失性存儲設備的所述圖案化的介質堆棧包括，在所述溝道的多個表面上方形成所述圖案化的介質堆棧。