[發明專利]高速雙模分頻器

有效

• 申請號: 201380016444.8
• 申請日: 2013-06-11
• 公開（公告）號: CN105122649B
• 公開（公告）日: 2018-06-26
• 發明（設計）人: 李勝高
• 申請（專利權）人: 英特爾公司
• 主分類號: H03K21/02
• 分類號: H03K21/02;H03K23/68
• 代理公司: 永新專利商標代理有限公司 72002
• 代理人: 劉瑜;王英

描述的裝置包括多個邏輯單元，布置在環中，其中，來自多個邏輯單元的每個邏輯單元的輸出端子耦合至來自多個邏輯單元的下個邏輯單元的輸入端子，其中，多個邏輯單元包括第一多個輸入邏輯單元，其具有耦合至來自多個邏輯單元的邏輯單元的至少兩個輸出端子的輸入節點；以及耦合至多個邏輯單元的輸出端子的多個鎖存單元。

背景技術

分頻器用于分割信號的頻率。例如，振蕩器的輸出可以由分頻器分割為相對于振蕩器的輸出頻率更慢的頻率周期的信號。很多高性能計算和/或通信系統以精細分辨率使用片上系統時鐘頻率，例如以10至100Hz的數量級。一般而言，系統時鐘由鎖相環(PLL)產生。用于PLL的參考輸入時鐘一般由固定頻率晶體振蕩器提供。由于固定了參考時鐘的輸入頻率，因此產生更精細系統時鐘頻率的一個方式是選擇更低的參考時鐘頻率，并使用具有盡可能大的分頻比的整數分頻器來分割PLL的輸出時鐘頻率，以產生具有與參考時鐘頻率相同的頻率的反饋時鐘信號。

然而，使用具有大分頻比的整數分頻器和更低參考時鐘頻率的該方法限制了設計空間。例如，在PLL輸出時鐘中產生更精細的頻率步進成為挑戰。使用具有大分頻比的整數分頻器的方法和裝置還使系統時鐘的分辨率被盡可能最低的參考時鐘頻率限制。

當PLL的振蕩器的頻率高時，例如可以用于芯片間鏈接的用于高速輸入-輸出(I/O)電路的PLL，設計單模分頻器是不平凡的，更不用說雙模分頻器。

附圖說明

從下文給出的具體實施方式，并從本公開的各種實施例的附圖，將更完全理解本公開的實施例，這不應被認為將本公開限制為具體實施例，而僅用于解釋和理解。

圖1是根據本公開的一個實施例的包括高速雙模分頻器(HSDMD)的時鐘產生單元。

圖2是根據本公開的一個實施例的HSDMD。

圖3A是根據本公開的一個實施例的用二分割模式的HSDMD的可操作部分。

圖3B是根據本公開的一個實施例的圖3A的HSDMD的可操作部分的時序圖。

圖4A是根據本公開的一個實施例的用三分割模式的HSDMD的可操作部分的過渡表。

圖4B是根據本公開的一個實施例的圖4A的用三分割模式的HSDMD的可操作部分的時序圖。

圖5A是根據本公開的一個實施例的用于HSDMD的時鐘門控與非門。

圖5B是根據本公開的另一個實施例的用于HSDMD的時鐘門控與非門。

圖6是根據本公開的一個實施例的包括具有HSDMD的處理器的智能設備的系統級圖。

具體實施方式

在一個實施例中，可以用小數分頻器產生精細的頻率分辨率。例如，PLL反饋分頻器比可以被動態調制，使得平均PLL分頻器比可以是小數。在一個實施例中，反饋分頻器可以由sigma-delta調制器調制。在一個實施例中，分頻器是高速雙模分頻器(HSDMD)，包括：布置在環中的多個邏輯單元(例如逆變器、時鐘門控與非門和/或或非門)，其中，來自多個邏輯單元的每個邏輯單元的輸出端子耦合至來自多個邏輯單元的下個邏輯單元的輸入端子，其中，多個邏輯單元包括第一多個輸入邏輯單元(例如時鐘門控與非門或者時鐘門控或非門)，具有耦合至來自多個邏輯單元的邏輯單元的至少兩個輸出端子的輸入節點。

在一個實施例中，HSDMD還包括耦合至多個邏輯單元的輸出端子的多個鎖存單元(例如背靠背耦合的逆變器)。在一個實施例中，邏輯單元由互補時鐘信號進行門控，使得連續邏輯單元由交替互補時鐘信號進行門控。例如，第一邏輯單元由時鐘和clock_b信號(clock_b是時鐘的反相)進行門控，并且緊接著耦合至第一邏輯單元的第二邏輯單元由clock_b和時鐘信號進行門控。在一個實施例中，HSDMD可操作來根據控制信號的信號電平用N和/或N+1分割時鐘信號，其中“N”是整數。