[發明專利]非易失性電荷俘獲存儲器件和邏輯CMOS器件的集成

有效

• 申請號: 201380016420.2
• 申請日: 2013-03-18
• 公開（公告）號: CN104350603B
• 公開（公告）日: 2017-09-15
• 發明（設計）人: 克里希納斯瓦米·庫馬爾;斐德列克·杰能;賽格·利維
• 申請（專利權）人: 賽普拉斯半導體公司
• 主分類號: H01L29/792
• 分類號: H01L29/792
• 代理公司: 北京安信方達知識產權代理有限公司11262
• 代理人: 張瑞,鄭霞

相關申請的交叉引用

本申請是2008年8月4日遞交的序列號為12/185,751的共同未決的美國申請的延續部分，其是2008年5月22日遞交的、序列號為12/125,864的美國申請(現在是2012年1月10日公布的美國專利號8,093,128)的延續，其根據根據美國法典第35條119(e)款要求2007年5月25日遞交的、列號為60/940,148的國臨時專利申請和2007年5月25日遞交的序列號為60/940,137的美國臨時專利申請的優先權益，所有申請文件通過引用并入本文。

技術領域

本發明是在半導體器件的領域，更具體涉及與邏輯CMOS器件集成的非易失性電荷俘獲存儲器件。

背景

在集成電路中的縮放特性是更強大的電子器件的推動者。縮放到更小的特性增加了在給定的形狀因素的功能單元的密度以及增加了器件的處理速度。然而，縮放器件也不是沒有問題。例如，優化更小器件的性能變得越來越困難。這對于縮放非易失性電荷俘獲存儲器件尤其如此，其中因為器件被縮放，數據保留和感測變得越來越困難。

除了器件縮放之外，片上系統類型的體系結構也增加了電子器件的功能。這種體系結構可以例如與邏輯器件一起在同一個襯底上結合到存儲器件以降低制造成本以及增加存儲器和邏輯器件之間的通信帶寬。

在片上系統體系結構中集成這些不同的器件是有問題的，因為關于邏輯MOS器件的制造過程可能妨礙存儲器件的制造過程，并且反之亦然。例如，當在針對存儲器件的介質堆棧的制造中集成邏輯MOS柵氧化處理模塊時，這樣的矛盾可能會發生。此外，邏輯器件的溝道和阱注入處理也可能對存儲器件介質堆棧是不利的，存儲器件介質堆棧對于形成邏輯器件的溝道和阱注入處理可能是有問題的。作為另一個示例，對于邏輯晶體管是有利的硅化物接觸可能對非易失性電荷俘獲存儲器件產生不利影響。

此外，非易失性存儲器件的操作可能需要應用相對高的電壓(HV)，通常需要至少10V。然而，在縮放邏輯器件的制造中采用的常規處理通常優選在5V或更低的電壓來進行器件操作。這種低電壓器件可能缺少足夠高的擊穿電壓以與存儲器件直接連接。

附圖簡述

本發明的實施例通過以附圖中的圖形來進行示例的方式說明的，而不是限制，在附圖中：

圖1示出了根據本發明的特定實施例，描繪在對集成了邏輯MOS制造過程的非易失性電荷俘獲存儲器件的制造過程中所采用的特定模塊的序列的流程圖；

圖2A和2B示出了根據本發明的特定實施例，描繪用于實現圖1中示出的特定模塊的將邏輯MOS柵極制造與非易失性電荷捕捉介質堆棧集成中的特定操作的序列的流程圖；

圖3A示出了根據本發明的實施例，表示半導體結構形成中的操作的剖視圖，其中當遮掩氧化物覆蓋在襯底的MOS和HV MOS區域時SONOS溝道注入被執行；

圖3B示出了根據本發明的實施例，表示半導體結構形成中的操作的剖視圖，其中形成SONOS電荷俘獲介質堆棧，且MOS和HV MOS區域被清洗以準備形成第一柵極絕緣層；

圖3C示出了根據本發明的實施例，表示半導體結構形成中的操作的剖視圖，其中第一柵極絕緣層被形成覆蓋MOS區域和HV MOS區域；

圖3D示出了根據本發明的實施例，表示操作的剖視圖，其中SONOS和HV MOS器件區域被遮掩，同時在MOS區域中的第一柵極絕緣層被在襯底的第三區域中打開以形成第二柵極絕緣層；

圖3E示出了根據本發明的實施例，表示半導體結構形成中的操作的剖視圖，其中第二柵極絕緣層被形成于MOS區域；

圖3F示出了根據本發明的實施例，表示半導體結構形成中的操作的剖視圖，其中SONOS氧化物阻擋層、HV MOS柵極絕緣層和MOS柵極絕緣層被氮化；

圖3G示出了根據本發明的實施例，表示半導體結構形成中的操作的剖視圖，其中柵極層被沉積；

圖3H示出了根據本發明的實施例，表示半導體結構形成中的操作的剖視圖，其中形成了柵電極；

圖3I示出了根據本發明的實施例，表示半導體結構形成中的操作的剖視圖，其中形成了側壁間隔區；以及

圖3J示出了根據本發明的實施例，表示半導體結構形成中的操作的剖視圖，其中電荷俘獲介質和柵極介質被移除相鄰的側壁間隔區以完成柵極堆棧的定義；