[發明專利]小型三維垂直NAND及其制造方法有效

申請號：	201380014950.3	申請日：	2013-02-04
公開（公告）號：	CN104205342B	公開（公告）日：	2017-04-26
發明（設計）人：	J.阿爾斯梅爾;R.S.馬卡拉;X.科斯塔;Y.張	申請（專利權）人：	桑迪士克科技有限責任公司
主分類號：	H01L29/788	分類號：	H01L29/788;H01L21/764;H01L29/792;H01L27/11524;G11C16/04;H01L29/66
代理公司：	北京市柳沈律師事務所11105	代理人：	邱軍
地址：	美國得***	國省代碼：	暫無信息
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摘要：
搜索關鍵詞：	小型三維垂直 nand 及其制造方法
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【說明書】：

相關申請的交叉引用

本申請要求2012年3月21日提交的美國臨時申請序列號為61/613，630的權益，其全部內容通過引用結合于本文。

技術領域

本發明一般地涉及半導體裝置領域并且具體地涉及三維垂直NAND串和其它三維裝置及其制造方法。

背景技術

圖1A和1B中描述了現有技術中三維垂直NAND串的示例。圖1A所示的裝置是現有技術中所已知的萬億比特單元陣列晶體管(terabit cell array transistor，“TCAT”)陣列。它在垂直NAND閃存串中包括通過柵極替換工藝而形成的鑲嵌的金屬柵極SONOS型單元(見Jang，et al.，“Vertical cell array using TCAT(Terabit Cell Array Transistor)technology for ultra high density NAND flash memory，”2009 Symposium on VLSI Technology Digest of Technical Papers，pages 192-193，June 16 2009，Honolulu，Hawaii，其全部內容通過引用結合于本文)。

圖1B所示的裝置是現有技術所已知的Pipe-shaped Bit Cost Scalable(“P-BiCS”)快閃存儲器(見Katsumata，et al.，“Pipe-shaped BiCS Flash Memory with 16 Stacked Layers and Multi-Level-Cell Operation for Ultra High Density Storage Devices，”2009 Symposium on VLSI Technology Digest of Technical Papers，pages 136-137，June 16 2009，Honolulu，Hawaii，其全部內容通過引用結合于本文)。

發明內容

NAND裝置至少具有垂直NAND串的3x3陣列，其中控制柵極電極在陣列中是連續的并且在陣列中沒有氣隙或電介質填充的溝槽。NAND裝置通過下面方式形成：首先形成具有分開的下選擇柵極的下選擇柵極層級，然后形成包含多個NAND串部分的多個存儲裝置層級，并且然后在存儲裝置層級上形成具有分開的上選擇柵極的上選擇柵極層級。

附圖說明

圖1A、2A和2B是現有技術中NAND存儲裝置的側截面示意圖。圖1B是現有技術中NAND存儲裝置的立體截面示意圖。圖2C是現有技術中NAND存儲裝置的俯視截面示意圖。

圖3A和3B是本發明實施例的NAND存儲裝置的側截面示意圖。圖3C是圖3A和3B中裝置的俯視截面示意圖。

圖4A是本發明實施例的NAND存儲裝置的側截面示意圖。圖4B是圖4A中裝置的俯視截面示意圖。

圖5A和5B是本發明實施例中NAND存儲裝置的下選擇柵極裝置層級沿圖5C中的線A-A’和B-B’相互垂直的側截面示意圖。圖5C是圖5A和5B的裝置俯視截面示意圖。

圖6A、6B、6C和6D是制造本發明實施例的NAND存儲裝置的下選擇柵極裝置層級的方法步驟的側截面示意圖。

圖7、8、9和10是制造本發明實施例的NAND存儲裝置的存儲裝置層級的方法步驟的側截面示意圖。

圖11A和11B是本發明實施例的NAND存儲裝置的上選擇柵極裝置層級沿圖11C中的線A-A’和B-B’的相互垂直的截面示意圖。圖11C是圖11A和11B中裝置的俯視截面示意圖。

圖12A和12B分別是本發明實施例的NAND存儲裝置中對應下和上選擇柵極裝置層級的側截面示意圖。

圖13A和13B是本發明其它實施例中的NAND存儲裝置的側截面示意圖。

圖14A是現有技術裝置的俯視截面示意圖，并且圖14B和14C是根據本發明實施例的NAND存儲裝置的俯視截面示意圖。

圖14D和14E是本發明實施例的NAND存儲裝置的分別沿圖14C中的線A-A’和B-B’的側截面示意圖。