[發明專利]半導體裝置及半導體裝置的制造方法

有效

• 申請號: 201380014333.3
• 申請日: 2013-07-04
• 公開（公告）號: CN104254920B
• 公開（公告）日: 2017-03-08
• 發明（設計）人: 新村康;坂田敏明
• 申請（專利權）人: 富士電機株式會社
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L21/336;H01L29/739
• 代理公司: 北京銘碩知識產權代理有限公司11286
• 代理人: 韓芳,金光軍

技術領域

本發明涉及一種半導體裝置及半導體裝置的制造方法。

背景技術

在普通的平板型n溝道縱向MOSFET(Metal?Oxide?Semiconductor?Field?Effect?Transistor：絕緣柵型場效應晶體管)中，在形成在半導體基板內的多個半導體層中，n-型漂移層是電阻最高的半導體層。如果減小該n-漂移層的厚度以縮短電流路徑的長度，則因為高電阻的半導體層的電阻將減小，所以實質上也減小了MOSFET整體的通態電阻。

然而，在截止狀態中，MOSFET具有如下功能：耗盡層擴展到具有高電阻的n-漂移層，并通過該耗盡層的擴展來維持耐壓。因此，在n-漂移層的厚度薄的情況下，因為耗盡層的擴展被縮短，因此能夠在低施加電壓下容易到達臨界電場強度，從而降低耐壓。另一方面，在高耐壓的MOSFET中，需要厚度較厚的n-漂移層，所以通態電阻增大并且導通損耗增加。這樣的通態電阻和耐壓之間的關系稱作權衡關系。一般難以使具有權衡關系的通態電阻和耐壓同時提高。

眾所周知，該通態電阻和耐壓之間的權衡關系在諸如IGBT(Insulated?Gate?Bipolar?Transistor：絕緣柵雙極型晶體管)或雙極型晶體管、二極管等的雙極型的功率半導體裝置中同樣成立。作為改善前述的權衡關系以使通態電阻和耐壓同時提高的裝置，提出有使漂移層構成為雜質濃度提高的n型區域和p型區域交替布置的并列pn層的超結(super?junction：SJ)結構的半導體裝置(以下，稱為超結半導體裝置)。

在圖11中，示出了作為超結半導體裝置的一個示例的超結MOSFET?100的一部分。圖11是示出現有的超結MOSFET的結構的立體圖。以下，將描述關于該現有的超結MOSFET?100的結構。現有的超結MOSFET?100具有其雜質濃度比相同耐壓的普通MOSFET的漂移層的雜質濃度高的漂移層。漂移層形成為并列pn層20，該并列pn層20具有如下結構：與基板主表面垂直的方向的長度(深度)比與基板主表面平行的方向的寬度長的結構的n型區域1和p型區域2，在所述狀態下沿著與基板主表面平行的方向交替地接觸和排列，并且使形成在這兩個區域之間的多個pn結沿著與基板主表面垂直的方向排列。這些n型區域1和p型區域2之間的寬度設定為如下寬度，當在兩個區域之間的pn結上施加低的反向偏置電壓(100V至200V)時，從pn結延伸的耗盡層能夠在各區域內充分擴展。

該超結MOSFET?100的除了并列pn層20之外的層結構部分與普通MOSFET的層結構相同。在所述層結構部分中，將p基極區域3、n型表面區域4、p+接觸區域5、n+源極區域6、柵極絕緣膜7、柵電極8、層間絕緣膜9以及源電極10等設置為正面側結構。將與n+漏極層11連接的漏電極12設置為背面側結構(例如，參照下面的專利文獻1、2、3)。并且，如在圖11中所示，構成并列pn層20的n型區域1從背面側起層疊有n型低濃度區域22、n型高濃度區域21和n型表面區域4。同樣，p型區域2從背面側起層疊有p型低濃度區域24和p型高濃度區域23。

圖2是示出在沿著與基板主表面平行的E₁-E₂線截取圖11的并列pn層的下端部(并列pn層20的基板背面側的部分)的剖面中的平面圖案的平面圖。在圖2中，示出并列pn層20的n型區域1和p型區域2沿著紙面縱深方向(在圖11中看不見)以相同的圖案寬度并列地形成。

圖3是示出沿著圖11的C₁-C₂線和D₁-D₂線截取的剖面中的雜質濃度分布的特性圖。沿著C₁-C₂線和D₁-D₂線截取的剖面是與基板主表面垂直并且與紙面縱深方向垂直的面。圖3的n型區域的雜質濃度分布(實線)示出與圖11的A₁-A₂線對應的與基板主表面垂直的方向的n型雜質濃度分布。圖3的p型區域的雜質濃度分布(虛線)示出與圖11的B₁-B₂線對應的從半導體基板的正面起向深度方向的p型雜質濃度分布。