[發明專利]半導體裝置以及半導體裝置的制造方法

有效

• 申請號: 201380012122.6
• 申請日: 2013-04-11
• 公開（公告）號: CN104205335B
• 公開（公告）日: 2017-05-17
• 發明（設計）人: 上西顯寬;山路將晴
• 申請（專利權）人: 富士電機株式會社
• 主分類號: H01L29/06
• 分類號: H01L29/06;H01L27/08
• 代理公司: 北京銘碩知識產權代理有限公司11286
• 代理人: 金玉蘭,王穎

技術領域

本發明涉及具有雙重降低表面電場構造的半導體裝置以及半導體裝置的制造方法。

背景技術

在高耐壓的半導體裝置中，作為實現高耐壓的手法已知有雙重降低表面電場構造的高耐壓分離構造。圖13為具有雙重降低表面電場構造的高耐壓分離構造的半導體裝置的示意截面圖。如圖13所示，雙重降低表面電場構造為n型半導體層102被p型半導體層101、103夾著的構造。

在這樣的雙重降低表面電場構造的半導體裝置中，為了確保高耐壓，如下述非專利文獻1中所記載的那樣，為了滿足作為雙重降低表面電場條件的下述式(1)至式(3)，必須調整p型擴散層103的單位面積的總電荷量Q_p以及n型擴散層102的單位面積的總電荷量Q_n。下述式(1)是下述非專利文獻1的式(9)。下述式(2)是下述非專利文獻1的式(10)。下述式(3)是下述非專利文獻1的式(11)和式(12)。

各擴散層的單位面積的總電荷量與各擴散層的單位面積的凈總雜質量等價。擴散層的單位面積的凈總雜質量為，在擴散層的深度方向上的雜質分布圖上，通過對單位體積的p型雜質量和n型雜質量分別關于擴散層的深度進行積分而得到的、單位面積的擴散層的p型總雜質量和n型總雜質量的差分。

[數式1]

Q_p≦1.4×10¹²[/cm²]…(1)

[數式2]

Q_n≦2.8×10¹²[/cm²]…(2)

[數式3]

Q_n-Q_p≦1.4×10¹²[/cm²]…(3)

從式(1)至式(3)可知，在雙重降低表面電場構造中，為了確保高耐壓，需要使p型擴散層103的單位面積的總電荷量Q_p以及n型擴散層102的單位面積的總電荷量Q_n之間的平衡在式(1)至式(3)的范圍內保持為最佳。這里，總電荷量和/或總雜質量的“總”是為了表示沿各層的深度方向進行了積分的總量而附加的詞。

在此，圖16為說明用語的解說圖。圖16(a)為說明離子注入的注入劑量的說明圖。離子注入的注入劑量為注入到硅層的雜質離子在進入硅層前的雜質量。以下，將用于形成擴散層的離子注入的注入劑量表示為該擴散層的注入劑量。圖16(b)為說明后述的高耐壓分離構造14的直線部分15的單位面積總雜質量的圖。圖16(c)為說明后述的高耐壓分離構造14的角部分16的單位面積的總雜質量的圖。圖16(d)為說明高耐壓分離構造14的單位面積的凈總雜質量的圖。單位面積的總電荷量是單位面積的凈雜質量乘以基元電荷q(＝1.602×10^-19庫倫)的值。總雜質量是注入到硅層的雜質離子在進入硅層后的雜質量。因此，如圖16(b)所示，在硅層不被掩模遮蔽的情況下，總雜質量與注入劑量相等(總雜質量＝注入劑量)。另一方面，如圖16(c)所示，在硅層選擇性地被掩模遮蔽的情況下，由于進入硅層的雜質離子減少，因此總雜質量比注入劑量少(總雜質量＜注入劑量)。

圖14為表示具備具有以往雙重降低表面電場構造的高耐壓分離構造64的半導體裝置500的構成的說明圖。圖14(a)為半導體裝置500的主要部分俯視圖，圖14(b)為沿圖14(a)的A-A線和B-B線截斷的主要部分截面圖。沿圖14(a)的A-A線和B-B線截斷的截面相同。該高耐壓分離構造64是在集成電路等分離低電位區63和高電位區62的耐壓構造。

在圖14(a)中，高耐壓分離構造64的平面形狀為大致呈矩形的環形的一定寬度的帶狀，高耐壓分離構造64包圍高電位區62。高耐壓分離構造64由直線部分65、和連接到該直線部分65的端部的固定曲率的曲線形狀的角部分66構成。

在圖14(b)中，在p型硅基板51正面的表面層形成有深度為10μm左右的n型擴散層52。在該擴散層52的基板正面的表面層形成有深度大約為2μm的p型擴散層53。該擴散層53和硅基板51在基板外周部通過在深度方向上貫穿n型擴散層52的深的p型擴散層54而連接。在由高耐壓分離構造64包圍的n型擴散層52的內側形成有作為n型擴散層52的高電壓區62。高耐壓分離構造64的縱向(深度方向)的構成為從基板正面側按照p型擴散層53、n型擴散成52以及p型硅基板51的順序重疊而成的三層構造的雙重降低表面電場構造。