[實用新型]測試結構

有效

• 申請號: 201320804311.4
• 申請日: 2013-12-09
• 公開（公告）號: CN203631540U
• 公開（公告）日: 2014-06-04
• 發明（設計）人: 王喆
• 申請（專利權）人: 中芯國際集成電路制造（北京）有限公司
• 主分類號: H01L23/544
• 分類號: H01L23/544;G01R31/26
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 屈蘅;李時云

技術領域

本實用新型涉及半導體制造領域，尤其涉及一種測試機構。

背景技術

在半導體芯片制造完成后，通常需要對半導體芯片進行相應的性能測試，了解生產工藝中存在的問題，并針對性的對生產工藝進行優化。

現有技術中，半導體芯片制造完成后會出現異常情況。當對半導體芯片進行內建自測試（Built?In?Self?Test，BIST）時，當電壓在正常電壓處于正常范圍時（如1.2V時），半導體芯片測試得到的結果為正常，當電壓低于正常電壓時（例如為0.9-0.8V時），測試得到的結果為會出現異常，即，半導體芯片無法在電壓波動較大的范圍下正常進行工作，也表明半導體芯片的性能穩定性不強。

然而，上述問題無法在晶圓可接受測試（WAT）中顯現出，也無法在在生產過程中靠缺陷檢測等檢測出，只能在半導體芯片制作完成后對其進行性能檢測時才能發現，此時問題發現已經十分滯后，不利于批量生產。

實用新型內容

本實用新型的目的在于提供一種測試結構，用于監測半導體芯片的性能穩定性。

為了實現上述目的，本實用新型提出了一種測試結構，用于監測半導體芯片的性能穩定性，所述測試結構包括多個測試單元，所述測試單元包括PMOS、NMOS、公共柵極、N型襯底以及多個通孔連線，其中，所述PMOS和NMOS平行并保持一定間距，所述公共柵極形成于所述PMOS和NMOS之上，所述NMOS位于所述N型襯底之上，所述通孔連線分別位于所述NMOS、PMOS以及N型襯底之上，所述NMOS包括一預摻雜區，所述預摻雜區具有預定寬度。

進一步的，所述測試單元的個數范圍是1～100個。

進一步的，每一個測試單元內的預摻雜區的預定寬度均相異。

進一步的，所述預摻雜區的預定寬度分別是S-6σ～S+6σ，所述S為實際生產中預定寬度，σ為實際生產中預定寬度的均方差。

進一步的，所述通孔連線包括NMOS通孔連線、PMOS通孔連線以及N型襯底通孔連線，所述NMOS通孔連線位于所述NMOS之上，所述PMOS通孔連線位于所述PMOS之上，所述N型襯底通孔連線位于所述N型襯底之上。

進一步的，所述NMOS通孔連線為兩個，分別位于所述NMOS的源極、漏極兩端。

進一步的，所述PMOS通孔連線為兩個，分別位于所述PMOS的源極、漏極兩端。

進一步的，將位于所述NMOS和PMOS源極的通孔連線使用金屬互連線連接在一起。

進一步的，將位于所述PMOS漏極的通孔連線使用金屬互連線連接在一起。

進一步的，將所述N型襯底通孔連線使用金屬互連線連連接在一起。

進一步的，所述測試結構還包括P型襯底，所述P型襯底包圍所述測試單元。

進一步的，所述P型襯底上形成有多個通孔連線。

進一步的，所述測試結構中形成有介質層進行隔離。

進一步的，所述測試單元為反相器。

與現有技術相比，本實用新型的有益效果主要體現在：測試單元中包括NMOS、PMOS以及公共柵極，在測試單元形成之后通過對測試結構進行性能檢測便能夠檢測出所述NMOS的預摻雜寬度是否會對測試結構造成一定影響，從而監測出所述NMOS的預摻雜寬度對半導體芯片穩定性是否有影響。

附圖說明

圖1為工藝生產中對NMOS進行預摻雜時的結構示意圖；

圖2為本實用新型一實施例中測試結構的俯視圖；

圖3為本實用新型一實施例中測試結構的電路示意圖。

具體實施方式

下面將結合示意圖對本實用新型的測試結構進行更詳細的描述，其中表示了本實用新型的優選實施例，應該理解本領域技術人員可以修改在此描述的本實用新型，而仍然實現本實用新型的有利效果。因此，下列描述應當被理解為對于本領域技術人員的廣泛知道，而并不作為對本實用新型的限制。

為了清楚，不描述實際實施例的全部特征。在下列描述中，不詳細描述公知的功能和結構，因為它們會使本實用新型由于不必要的細節而混亂。應當認為在任何實際實施例的開發中，必須做出大量實施細節以實現開發者的特定目標，例如按照有關系統或有關商業的限制，由一個實施例改變為另一個實施例。另外，應當認為這種開發工作可能是復雜和耗費時間的，但是對于本領域技術人員來說僅僅是常規工作。