[實用新型]抑制高速比較器火花碼和亞穩態的電路結構有效
| 申請號： | 201320721475.0 | 申請日： | 2013-11-13 |
| 公開（公告）號： | CN203590202U | 公開（公告）日： | 2014-05-07 |
| 發明（設計）人： | 馬輝;應祖金;蔣賽尖 | 申請（專利權）人： | 無錫思泰迪半導體有限公司 |
| 主分類號： | H03M1/12 | 分類號： | H03M1/12;H03M1/06 |
| 代理公司： | 無錫盛陽專利商標事務所(普通合伙) 32227 | 代理人： | 杜丹盛 |
| 地址： | 214028 *** | 國省代碼： | 江蘇;32 |
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| 摘要： | |||
| 搜索關鍵詞： | 抑制 高速 比較 火花 亞穩態 電路 結構 | ||
【權利要求書】：
1.一種抑制高速比較器火花碼和亞穩態的電路結構，其包括格雷碼編碼電路，所述格雷碼編碼電路包括輸入端和輸出端，所述格雷碼編碼電路的輸入端包括多個二輸入與非門，其特征在于，與所述格雷碼編碼電路的輸出端最高位連接的所述二輸入與非門的一個輸入端接地、另一個輸入端設置二輸入或門，其他所述二輸入與非門的輸入端分別設置二輸入或門，所述二輸入或門的輸出端連接所述二輸入與非門的輸入端。
2.根據權利要求1所述的一種抑制高速比較器火花碼和亞穩態的電路結構，其特征在于，所述格雷碼編碼電路輸入端包括八個所述二輸入與非門。
3.根據權利要求1所述的一種抑制高速比較器火花碼和亞穩態的電路結構，其特征在于，所述二輸入或門的兩個輸入端分別輸入對應的所述格雷碼電路的輸入端的比較器輸出碼與所述比較器輸出碼的高一位輸出碼，輸入所述比較器輸出碼最高位的二輸入或門的另一個輸入端接地。
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