[實(shí)用新型]具有串聯(lián)的雙NMOS的集成電路

有效

• 申請(qǐng)?zhí)枺?/td>: 201320672914.3
• 申請(qǐng)日: 2013-10-29
• 公開(kāi)（公告）號(hào): CN203589029U
• 公開(kāi)（公告）日: 2014-05-07
• 發(fā)明（設(shè)計(jì)）人: 王釗
• 申請(qǐng)（專利權(quán)）人: 無(wú)錫中星微電子有限公司
• 主分類(lèi)號(hào): H01L27/088
• 分類(lèi)號(hào): H01L27/088;H01L21/8234
• 代理公司: 暫無(wú)信息
• 代理人: 暫無(wú)信息

技術(shù)領(lǐng)域

本實(shí)用新型涉及集成電路，具體涉及到一種具有串聯(lián)的雙NMOS的集成電路及制備方法。

背景技術(shù)

一些應(yīng)用中需要串聯(lián)的兩個(gè)NMOS來(lái)分別禁止兩個(gè)方向的電流。例如：一種常見(jiàn)應(yīng)用是鋰電池保護(hù)電路。圖1A是現(xiàn)有技術(shù)中串聯(lián)的雙NMOS結(jié)構(gòu)圖。圖1A中，左邊為第一NMOS，右邊為第二NMOS，這兩個(gè)NMOS為串聯(lián)連接。對(duì)于第一NMOS，其源端為S1，耐高壓端為Mid，柵極為G1。對(duì)于第二NMOS，其源端為S2，耐高壓端為Mid，柵極為G2。圖1B為圖1A的等效電路圖。在圖1B中，在同一個(gè)晶片上，第一NMOS和第二NMOS各占一半的面積，這樣實(shí)現(xiàn)相同導(dǎo)通電阻的情況，所需晶片面積較大。電池保護(hù)等應(yīng)用中，為了進(jìn)一步使封裝小型化，希望晶片面積越小越好，這樣易于采用更小的封裝，從而芯片面積更小，對(duì)于有限的電池空間中，可以放置更多的電芯材料，有助于增大電池容量。

實(shí)用新型內(nèi)容

本實(shí)用新型的目的是提供一種串聯(lián)的雙NMOS集成電路及制備方法。

為實(shí)現(xiàn)上述目的，本實(shí)用新型提供的串聯(lián)的雙NMOS集成電路及制備方法，實(shí)現(xiàn)了在相同導(dǎo)通電阻的情況下，采用更小的封裝，使芯片面積更小。

第一方面，本實(shí)用新型提供了一種具有串聯(lián)的雙NMOS集成電路，包括：

至少一個(gè)第一NMOS，置于晶圓第一面，具有第一柵極和第一源極；

至少一個(gè)第二NMOS，置于晶圓第二面，具有第二柵極和第二源極；

所述至少一個(gè)第一NMOS和至少一個(gè)第二NMOS在與晶圓表面垂直的縱向上共用N-型半導(dǎo)體襯底的N-區(qū)域，所述至少一個(gè)第一NMOS的柵極和至少一個(gè)第二NMOS的源極的位置彼此對(duì)應(yīng)，所述至少一個(gè)第一NMOS的源極和至少一個(gè)第二NMOS的柵極的位置彼此對(duì)應(yīng)。

優(yōu)選地，該集成電路中至少一個(gè)第一NMOS的第一柵極和第一源極在晶圓第一面交替設(shè)置，所述至少一個(gè)第二NMOS的第二柵極和第二源極在晶片第二面交替設(shè)置。

優(yōu)選地，該集成電路中至少一個(gè)第一NMOS的第一柵極和至少一個(gè)第二NMOS的第二柵極由晶圓內(nèi)部刻蝕深槽，在所述深槽內(nèi)淀積填充多晶硅材料形成,至少有一個(gè)第一NMOS的第一柵極的末端部分延伸入相鄰的兩個(gè)第二NMOS的第二柵極之間的空間內(nèi)，至少有一個(gè)第二NMOS的第二柵極的末端部分延伸入相鄰的兩個(gè)第一NMOS的第一柵極之間的空間內(nèi)。

優(yōu)選地，該集成電路的N-區(qū)域是通過(guò)在N-型半導(dǎo)體襯底的兩個(gè)表面注入預(yù)定深度的P-而形成，N-型半導(dǎo)體襯底的兩個(gè)表面分別對(duì)應(yīng)于所述晶圓的第一面和所述晶圓的第二面,形成所述第一柵極和第二柵極的深槽穿過(guò)所述N-區(qū)域。

優(yōu)選地,多個(gè)串聯(lián)的雙NMOS集成電路構(gòu)成電池保護(hù)電路的用于對(duì)充電回路和放電回路進(jìn)行導(dǎo)通和切斷控制的開(kāi)關(guān)組合電路。

本實(shí)用新型實(shí)現(xiàn)了導(dǎo)通電阻相等的情況下，晶片面積更小，在導(dǎo)通電阻相等的情況下，易于采用更小的封裝，使芯片面積更小。

附圖說(shuō)明

圖1A為本實(shí)用新型現(xiàn)有技術(shù)中串聯(lián)的雙NMOS結(jié)構(gòu)圖；

圖1B為圖1A的等效電路圖；

圖2為本實(shí)用新型實(shí)施例中串聯(lián)的雙NMOS結(jié)構(gòu)圖；

圖3為本實(shí)用新型實(shí)施例中雙NMOS制備方法流程圖；

圖4為本實(shí)用新型實(shí)施例中雙NMOS制備方法中形成上P-阱區(qū)的截面圖；

圖5為本實(shí)用新型實(shí)施例中雙NMOS制備方法中形成下P-阱區(qū)的截面圖；

圖6為本實(shí)用新型實(shí)施例中雙NMOS制備方法中從第一面刻蝕深槽的截面圖；

圖7為本實(shí)用新型實(shí)施例中雙NMOS制備方法中從第二面刻蝕深槽的截面圖；

圖8為本實(shí)用新型實(shí)施例中雙NMOS制備方法中對(duì)襯底第一面注入N+和P+的截面圖；

圖9為本實(shí)用新型實(shí)施例中雙NMOS制備方法中對(duì)襯底第二面注入N+和P+的截面圖。

具體實(shí)施方式

下面通過(guò)附圖和實(shí)施例，對(duì)本實(shí)用新型的技術(shù)方案做進(jìn)一步的詳細(xì)描述。