[實用新型]應(yīng)用于TDI-CIS的時域累加器

有效

• 申請?zhí)枺?/td>: 201320646028.3
• 申請日: 2013-10-18
• 公開（公告）號: CN203608273U
• 公開（公告）日: 2014-05-21
• 發(fā)明（設(shè)計）人: 徐江濤;朱昆昆;姚素英;高靜;史再峰
• 申請（專利權(quán)）人: 天津大學(xué)
• 主分類號: H04N5/235
• 分類號: H04N5/235;H04N5/353;H04N5/378
• 代理公司: 天津市北洋有限責(zé)任專利代理事務(wù)所 12201
• 代理人: 劉國威

技術(shù)領(lǐng)域

本實用新型涉及微電子學(xué)的模擬集成電路設(shè)計領(lǐng)域，特別涉及一種應(yīng)用于TDI-CIS的時域累加器。?

背景技術(shù)

TDI（Time?Delay?and?Integration時間延遲積分）成像技術(shù)是一種線陣掃描方式，其原理為利用多級像素單元對同一運動目標(biāo)進(jìn)行多次曝光，等效為延長光信號積分時間。現(xiàn)有CIS(CMOS?Image?Sensor?CMOS圖像傳感器)的TDI工作方式分為模擬域累加和數(shù)字域累加。?

參見圖1，模擬域累加是通過積分器將每次像素輸出的信號進(jìn)行累加，累加是以模擬信號相加的方式進(jìn)行的，最后將累加后的信號進(jìn)行ADC(模數(shù)轉(zhuǎn)換)量化得到對應(yīng)的數(shù)字碼制。參見圖2，數(shù)字域累加是將每次像素輸出的信號直接進(jìn)行ADC量化，然后以數(shù)字碼的方式對同步信號進(jìn)行累加，最終再對累加后的數(shù)字碼除以TDI-CIS累加級數(shù)以還原為最終的信號編碼。?

上述技術(shù)至少存在以下缺點和不足：?

模擬域累加器電路由大量電容和開關(guān)以及運放構(gòu)成。電容失配、開關(guān)亞閾值漏電、開關(guān)電容KTC噪聲以及運放失調(diào)等非理想因素都會影響累加器的精度和速度。數(shù)字域累加器對于ADC的要求較高，對于高累加級數(shù)的TDI-CIS電路，累加電路需要消耗很大的芯片面積。現(xiàn)有解決上述非理想因素的技術(shù)都會增加整體電路的復(fù)雜度，進(jìn)而導(dǎo)致電路的面積和功耗的增加。?

發(fā)明內(nèi)容

為克服現(xiàn)有技術(shù)的不足，本實用新型旨在消除模擬域電路累加過程中的非理想效應(yīng)，減小累加器電路的復(fù)雜度，降低整體電路的芯片面積和功耗，使累加器電路可應(yīng)用在低功耗環(huán)境中，本實用新型采用的技術(shù)方案是，應(yīng)用于TDI-CIS的時域累加器，包括像素陣列，還包括：采樣保持開關(guān)S/H，采樣開關(guān)Sn、VCDL壓控延時線、PD相位檢測電路、TDC電路、兩個D觸發(fā)器、三個反相器、計數(shù)器和寄存器；?

像素陣列曝光信號和復(fù)位信號分別與各自的采樣保持開關(guān)S/H一端相連，采樣保持開關(guān)S/H的另一端均和VCDL的控制端相連，模擬信號的大小決定VCDL的延遲時間；VCDL的輸出端和下一級VCDL的輸入端相連，兩個VCDL完成一次時間量的累加，完成N級累加需級聯(lián)N個VCDL；最后一級的VCDL的輸出端均和采樣開關(guān)Sn的一端相連，采樣開關(guān)Sn為累加完成開關(guān)；Sn的另一端和PD相位檢測器的一端相連；PD相位檢測器完成累加時間量的輸出。?

所述PD相位檢測電路的輸出端和所述TDC電路的輸入端相連，輸出低位有效位；所述PD相位檢測電路的輸出端和第一個D觸發(fā)器的輸入端相連，第一個D觸發(fā)器的輸出端和第?二個D觸發(fā)器的輸入端相連，輸出控制信號；第二個D觸發(fā)器的輸出端分別與TDC的輸入端和寄存器的輸入端相連，寄存器輸出低位有效位；時鐘信號分別和第一個D觸發(fā)器的輸入端相連，與計數(shù)器的輸入端相連，與一個反相器的輸入端相連，反相器的輸出端和第二個D觸發(fā)器的輸入端相連；計數(shù)器的輸出端和寄存器的輸入端相連。?

TDC電路由若干Q觸發(fā)器、放大器、譯碼器構(gòu)成，若干放大器依次串接，每個放大器的輸出端對應(yīng)連接一個Q觸發(fā)器D端，第一個Q觸發(fā)器的Q端接譯碼器，第二個Q觸發(fā)器的端接譯碼器，其余Q觸發(fā)器依次類推，且所有Q觸發(fā)器的時鐘端連接在一起。?

應(yīng)用于TDI-CIS的時域累加方法，借助于前述累加器實現(xiàn)，并包括如下步驟：在應(yīng)用于TDI-CIS的時域累加器工作時，采用電路采樣模擬電壓信號和參考電壓信號進(jìn)行轉(zhuǎn)換累加，轉(zhuǎn)換累加的過程在時間域內(nèi)完成，在完成預(yù)期累加級數(shù)之后由相位檢測器完成累加時間的輸出；隨后計數(shù)器和TDC電路對此時間信號進(jìn)行量化，從而完成時間到數(shù)字的轉(zhuǎn)換。?

本實用新型具備下列技術(shù)效果：?

本實用新型實施例提供了一種應(yīng)用于TDI-CIS電路的時域累加器，模擬電壓信號被轉(zhuǎn)換為時間量進(jìn)行累加操作，在完成期望的累加級數(shù)后，由TDC電路將最終得到的時間量進(jìn)行數(shù)字轉(zhuǎn)換。此累加過程不涉及模擬域電壓操作，消除了模擬域電路的非理想效應(yīng)。在保證累加精度的同時，可以減小電路的復(fù)雜度使其在版圖上更加易于實現(xiàn)，不僅能夠完成CDS相關(guān)雙采樣,同時能進(jìn)一步降低功耗，而且時域電路轉(zhuǎn)換的速度快,使的累加器讀出電路可應(yīng)用在低功耗高速環(huán)境中。上述電路和具體的實現(xiàn)方法，實現(xiàn)了對模擬信號的量化累加，滿足了實際應(yīng)用中的需要。?

附圖說明

圖1是現(xiàn)有技術(shù)提供的TDI-CIS模擬域累加電路原理示意圖；?

圖2是現(xiàn)有技術(shù)提供的TDI-CIS數(shù)字域累加電路原理示意圖；?

圖3是本實用新型提供的TDI-CIS時域累加讀出電路原理示意圖；?