[實用新型]應用于TDI-CIS的時域累加器

有效

• 申請號: 201320646028.3
• 申請日: 2013-10-18
• 公開（公告）號: CN203608273U
• 公開（公告）日: 2014-05-21
• 發明（設計）人: 徐江濤;朱昆昆;姚素英;高靜;史再峰
• 申請（專利權）人: 天津大學
• 主分類號: H04N5/235
• 分類號: H04N5/235;H04N5/353;H04N5/378
• 代理公司: 天津市北洋有限責任專利代理事務所 12201
• 代理人: 劉國威

1.一種應用于TDI-CIS的時域累加器，包括：像素陣列，其特征是，還包括：采樣保持開關S/H，采樣開關Sn、VCDL壓控延時線、PD相位檢測電路、TDC電路、兩個D觸發器、三個反相器、計數器和寄存器；

像素陣列曝光信號和復位信號分別與各自的采樣保持開關S/H一端相連，采樣保持開關S/H的另一端均和VCDL的控制端相連，模擬信號的大小決定VCDL的延遲時間；VCDL的輸出端和下一級VCDL的輸入端相連，兩個VCDL完成一次時間量的累加，完成N級累加需級聯N個VCDL；最后一級的VCDL的輸出端均和采樣開關Sn的一端相連，采樣開關Sn為累加完成開關；Sn的另一端和PD相位檢測器的一端相連；PD相位檢測器完成累加時間量的輸出；

所述PD相位檢測電路的輸出端和所述TDC電路的輸入端相連，輸出低位有效位；所述PD相位檢測電路的輸出端和第一個D觸發器的輸入端相連，第一個D觸發器的輸出端和第二個D觸發器的輸入端相連，輸出控制信號；第二個D觸發器的輸出端分別與TDC的輸入端和寄存器的輸入端相連，寄存器輸出低位有效位；時鐘信號分別和第一個D觸發器的輸入端相連，與計數器的輸入端相連，與一個反相器的輸入端相連，反相器的輸出端和第二個D觸發器的輸入端相連；計數器的輸出端和寄存器的輸入端相連。

2.如權利要求1所述的應用于TDI-CIS的時域累加器，其特征是，TDC電路由若干Q觸發器、放大器、譯碼器構成，若干放大器依次串接，每個放大器的輸出端對應連接一個Q觸發器D端，第一個Q觸發器的Q端接譯碼器，第二個Q觸發器的Q端接譯碼器，其余Q觸發器依次類推，且所有Q觸發器的時鐘端連接在一起。