[實用新型]一種包含多存儲模塊的存儲器結構

有效

• 申請號: 201320139470.7
• 申請日: 2013-03-25
• 公開（公告）號: CN203150141U
• 公開（公告）日: 2013-08-21
• 發明（設計）人: 亞歷山大;俞冰
• 申請（專利權）人: 西安華芯半導體有限公司
• 主分類號: G11C8/12
• 分類號: G11C8/12
• 代理公司: 西安西交通盛知識產權代理有限責任公司 61217
• 代理人: 田洲

【技術領域】

本實用新型涉及計算機技術領域，特別涉及一種包含多存儲模塊的存儲器結構。

【背景技術】

如圖1所示，為包含多個存儲模塊的存儲器內部結構的示意圖。其中1為芯片全局控制器和芯片外部接口控制模塊，2為陣列控制模塊，3為行控制模塊，4為列控制模塊，5為存儲陣列。陣列控制模塊2,行控制模塊3,列控制模塊4,存儲陣列5組成了包含存儲模塊及其控制模塊的基礎模塊。將該基礎模塊根據需要重復多次后組成整個存儲器的存儲陣列，所有的這些基礎模塊都是由芯片全局控制器和芯片外部接口控制模塊1控制，芯片全局控制器和芯片外部接口控制模塊1，陣列控制模塊2,行控制模塊3,列控制模塊4,存儲陣列5組成存儲器。

在陣列控制模塊2中，有一些用于產生延遲信號的延遲模塊，隨著存儲器中存儲模塊個數的增多，這些延遲模塊被重復的次數也就越多。考慮到功耗和面積的要求，這種重復是不可接受的。因此采用本實用新型控制方式用于減少這些延遲模塊的個數。

【實用新型內容】

本實用新型的目的在于提供一種包含多存儲模塊的存儲器結構，用于減少包含多存儲模塊的存儲器結構中延遲模塊的個數，以減少功耗和芯片面積。

為了實現上述目的，本實用新型采用如下技術方案：

一種包含多存儲模塊的存儲器結構，包括至少兩個存儲模塊和一個設置于存儲模塊外部的延遲電路；每個存儲模塊包括一個存儲陣列和連接該存儲陣列的一個陣列控制模塊和一個行控制模塊,延遲電路連接所有存儲模塊的存儲陣列。

本實用新型進一步的改進在于：所述延遲電路包括：命令解碼控制模塊、延遲模塊、若干存儲模塊地址解碼器和鎖存器、若干延遲信號鎖存器和輸出器和用于選擇存儲模塊的地址線；存儲模塊地址解碼器和鎖存器、延遲信號鎖存器和輸出器的數量均與存儲模塊的數量相同；用于選擇存儲模塊的地址線連接所有存儲模塊地址解碼器和鎖存器，存儲模塊地址解碼器和鎖存器通過對應的存儲模塊選擇信號線連接對應的延遲信號鎖存器和輸出器；延遲信號鎖存器和輸出器通過對應的延遲后的存儲模塊控制線連接對應的存儲模塊；命令解碼控制模塊的激活信號線直接連接所有存儲模塊地址解碼器和鎖存器，激活信號線連接延遲模塊的輸入端，延遲模塊的輸出端段連接所有延遲信號鎖存器和輸出器；命令解碼控制模塊的關閉信號線直接連接所有存儲模塊地址解碼器和鎖存器和延遲信號鎖存器和輸出器。

本實用新型進一步的改進在于：所有存儲模塊中均未設置延遲模塊。

相對于現有技術，本實用新型具有以下有益效果：本實用新型一種包含多存儲模塊的存儲器結構，通過將現有多存儲模塊中所有延遲模塊去除，而在存儲模塊之外的芯片全局控制器和芯片外部接口控制模塊中增加一個延遲電路來控制所有存儲模塊；以此有效的降低存儲器的功耗和面積。

【附圖說明】

圖1為現有包含多存儲模塊的存儲器結構示意圖；

圖2為新的延遲電路的結構示意圖；

圖3為圖2所示延遲電路的控制方式圖。

【具體實施方式】

下面結合附圖對本實用新型的實施方式做進一步描述。

請參閱圖1至圖3所示，本實用新型一種包含多存儲模塊的存儲器結構，包括多個存儲模塊和一個延遲電路。每個存儲模塊包括一個存儲陣列和連接該存儲陣列的一個陣列控制模塊和一個行控制模塊,延遲電路連接所有存儲模塊的存儲陣列。

本實用新型將所有在圖1中的陣列控制模塊2中重復的延遲模塊去除，而在芯片全局控制器和芯片外部接口控制模塊1中采用一個新的延遲電路產生延遲信號，并將產生的延遲信號傳遞給所有的存儲模塊。

但是在存儲器中由于系統的要求，有可能多個存儲模塊在相隔較短時間內會相繼進行操作，或者在某個或某幾個存儲模塊保持操作狀態的同時對其它存儲模塊進行操作。如在DRAM存儲器中，可能會連續激活多個存儲模塊或在某一個或某幾個存儲模塊保持在激活狀態時，激活其它存儲模塊。為解決該問題，本實用新型延遲電路采用如圖2所示的電路結構和圖3中所示的控制方式。

請參閱圖2所述，本實用新型中的延遲電路包括：命令解碼控制模塊COMBLK、延遲模塊Timer（Timer是從圖1中陣列控制模塊2移出的延遲模塊）、若干存儲模塊地址解碼器和鎖存器RC_BNKSTATE、若干延遲信號鎖存器和輸出器RC_SASTATE和用于選擇存儲模塊的地址線。