[實用新型]一種包含多存儲模塊的存儲器結構

有效

• 申請號: 201320139470.7
• 申請日: 2013-03-25
• 公開（公告）號: CN203150141U
• 公開（公告）日: 2013-08-21
• 發明（設計）人: 亞歷山大;俞冰
• 申請（專利權）人: 西安華芯半導體有限公司
• 主分類號: G11C8/12
• 分類號: G11C8/12
• 代理公司: 西安西交通盛知識產權代理有限責任公司 61217
• 代理人: 田洲

1.一種包含多存儲模塊的存儲器結構，其特征在于，包括至少兩個存儲模塊和一個設置于存儲模塊外部的延遲電路；每個存儲模塊包括一個存儲陣列和連接該存儲陣列的一個陣列控制模塊和一個行控制模塊,延遲電路連接所有存儲模塊的存儲陣列。

2.根據權利要求1所述的一種包含多存儲模塊的存儲器結構，其特征在于，所述延遲電路包括：命令解碼控制模塊（COMBLK）、延遲模塊（Timer）、若干存儲模塊地址解碼器和鎖存器（RC_BNKSTATE）、若干延遲信號鎖存器和輸出器（RC_SASTATE）和用于選擇存儲模塊的地址線；存儲模塊地址解碼器和鎖存器（RC_BNKSTATE）、延遲信號鎖存器和輸出器（RC_SASTATE）的數量均與存儲模塊的數量相同；用于選擇存儲模塊的地址線連接所有存儲模塊地址解碼器和鎖存器（RC_BNKSTATE），存儲模塊地址解碼器和鎖存器（RC_BNKSTATE）通過對應的存儲模塊選擇信號線連接對應的延遲信號鎖存器和輸出器（RC_SASTATE）；延遲信號鎖存器和輸出器（RC_SASTATE）通過對應的延遲后的存儲模塊控制線連接對應的存儲模塊；命令解碼控制模塊（COMBLK）的激活信號線（clact）直接連接所有存儲模塊地址解碼器和鎖存器（RC_BNKSTATE），激活信號線（clact）連接延遲模塊（Timer）的輸入端，延遲模塊（Timer）的輸出端段連接所有延遲信號鎖存器和輸出器（RC_SASTATE）；命令解碼控制模塊（COMBLK）的關閉信號線（clpre）直接連接所有存儲模塊地址解碼器和鎖存器（RC_BNKSTATE）和延遲信號鎖存器和輸出器（RC_SASTATE）。

3.根據權利要求1所述的一種包含多存儲模塊的存儲器結構，其特征在于，所有存儲模塊中均未設置延遲模塊。