[實用新型]存儲器陣列結構

有效

• 申請?zhí)枺?/td>: 201320138489.X
• 申請日: 2013-03-25
• 公開（公告）號: CN203150139U
• 公開（公告）日: 2013-08-21
• 發(fā)明（設計）人: 俞冰;亞歷山大;郝福亨
• 申請（專利權）人: 西安華芯半導體有限公司
• 主分類號: G11C7/18
• 分類號: G11C7/18
• 代理公司: 西安西交通盛知識產(chǎn)權代理有限責任公司 61217
• 代理人: 田洲

【技術領域】

本實用新型涉及計算機技術領域，特別涉及一種儲存器陣列結構

【背景技術】

請參閱圖1所示，隨著工藝尺寸的縮小，為減小單元尺寸的面積，采用開路位線結構。1，3，5，7，9是存儲陣列，由一根或多根字線wl和位線(BL_0、BL_e)組成，2，4，6，8是靈敏放大器陣列，由一個或多個靈敏放大器組成。當對存儲陣列3進行操作時，3中的字線WL被激活，其它的字線處于未激活狀態(tài)，與該字線相連的存儲單元的信息通過與存儲單元相連的位線，如圖1中偶數(shù)位線BL_e和奇數(shù)位線BL_o，傳遞到2，4中的靈敏放大器，通過該靈敏放大器可以對存儲單元進行讀寫操作。輸入到2，4的位線有兩種，一種來自于要進行操作的存儲陣列，用于傳遞存儲單元中的信息，即讀出位線，另一種來自于未被激活的存儲陣列，作為靈敏放大器的比較基準，即基準位線，因此需要2和4兩個靈敏放大器陣列來處理一根字線上的存儲單元的數(shù)據(jù)。而且對于任何一個存儲陣列的讀寫操作都需要另兩塊相鄰的存儲陣列提供基準位線。

由于采用開路位線結構，需要在存儲陣列中加入多余的存儲模塊以提供基準位線，該多余的存儲模塊被稱為邊界模塊100，為了減少多余存儲模塊的面積，如圖2所示，將圖1中的一個存儲陣列（邊界模塊）去掉，然后將靈敏放大器陣列8的奇數(shù)位線連接存儲陣列1的奇數(shù)位線，充分利用存儲陣列1；兩個邊界模塊具有相同的行地址，每一個邊界模塊中只有一半的位線被使用，因此兩個邊界模塊和在一起所含有的物理存儲單元是正常模塊的兩倍，但可以存取的單元個數(shù)和正常模塊相同，該方法可以減少一半被浪費的芯片面積。

【實用新型內(nèi)容】

本實用新型提供一種儲存器陣列結構，在儲存器寬度不變的情況下有效減少存儲器的邊界模塊的高度，以降低儲存器的高度。

為了實現(xiàn)上述目的，本實用新型一種儲存器陣列結構采用如下技術方案：

一種存儲器陣列結構，包括依次排列的第一邊界存儲陣列模塊、第二邊界存儲陣列模塊、若干中間存儲陣列模塊、第三邊界存儲陣列模塊和第四邊界存儲陣列模塊；第一邊界存儲陣列模塊和第二邊界存儲陣列模塊之間設置第一邊界靈敏放大器陣列，第三邊界存儲陣列模塊和第四邊界存儲陣列模塊之間設置第二邊界靈敏放大器陣列；第一邊界存儲陣列模塊、第二邊界存儲陣列模塊、第三邊界存儲陣列模塊和第四邊界存儲陣列模塊的寬度和存儲單元個數(shù)相同，均為所述中間存儲陣列模塊一半；第二邊界存儲陣列模塊與相鄰的中間存儲陣列模塊之間設有第一中間靈敏放大器陣列；第三邊界存儲陣列模塊與相鄰的中間存儲陣列模塊之間設有第二中間靈敏放大器陣列；第一邊界靈敏放大器陣列中的每一個靈敏放大器，一端連接第一邊界存儲陣列模塊中對應的一個偶數(shù)位線，另一端連接第二邊界存儲陣列模塊中對應的一個奇數(shù)位線；第一邊界存儲陣列模塊的若干奇數(shù)位線通過若干第一MOS管錯位連接第二邊界存儲陣列模塊中對應的偶數(shù)位線；第二邊界靈敏放大器陣列中的每一個靈敏放大器，一端連接第三邊界存儲陣列模塊中對應的一個偶數(shù)位線，另一端連接第四邊界存儲陣列模塊中對應的一個奇數(shù)位線；第三邊界存儲陣列模塊的若干奇數(shù)位線通過第二MOS管錯位連接第四邊界存儲陣列模塊中對應的偶數(shù)位線。

本實用新型進一步的改進在于：第一邊界存儲陣列模塊的奇數(shù)位線和錯位的第二邊界存儲陣列模塊的偶數(shù)位線連接第一MOS管的源極和漏極，第一MOS管的柵極連接控制線；第一MOS管為NMOS管或PMOS管。

本實用新型進一步的改進在于：第一中間靈敏放大器陣列工作時，第一MOS管導通。

本實用新型進一步的改進在于：第三邊界存儲陣列模塊的奇數(shù)位線和錯位的第四邊界存儲陣列模塊的偶數(shù)位線連接第二MOS管的源極和漏極，第二MOS管的柵極連接控制線；第二MOS管為NMOS管或PMOS管。

本實用新型進一步的改進在于：第二中間靈敏放大器陣列工作時，第二MOS管導通。

使用時，第一邊界存儲陣列模塊的奇數(shù)位線和錯位的第二邊界存儲陣列模塊的偶數(shù)位線連接第一MOS管的源極和漏極；第一中間靈敏放大器陣列工作時，控制第一MOS管的柵極為高電位，使得第一MOS管導通，將第一邊界存儲陣列模塊的奇數(shù)位線與第二邊界存儲陣列模塊錯位對應的偶數(shù)位線連接；第三邊界存儲陣列模塊的奇數(shù)位線和錯位的第四邊界存儲陣列模塊的偶數(shù)位線連接第二MOS管的源極和漏極；第二中間靈敏放大器陣列工作時，控制第二MOS管的柵極為高電位，使得第二MOS管導通，將第三邊界存儲陣列模塊的奇數(shù)位線與第四邊界存儲陣列模塊錯位對應的偶數(shù)位線連接。