[實用新型]一種配置FPGA的高速從并電路有效
| 申請?zhí)枺?/td> | 201320069994.3 | 申請日： | 2013-02-06 |
| 公開（公告）號： | CN203102253U | 公開（公告）日： | 2013-07-31 |
| 發(fā)明（設(shè)計）人： | 蘇錦秀;王鐵男 | 申請（專利權(quán)）人： | 天津光電聚能專用通信設(shè)備有限公司 |
| 主分類號： | G06F9/445 | 分類號： | G06F9/445 |
| 代理公司： | 天津市北洋有限責(zé)任專利代理事務(wù)所 12201 | 代理人： | 溫國林 |
| 地址： | 300453 天*** | 國省代碼： | 天津;12 |
| 權(quán)利要求書： | 查看更多 | 說明書： | 查看更多 |
| 摘要： | |||
| 搜索關(guān)鍵詞： | 一種 配置 fpga 高速 電路 | ||
【權(quán)利要求書】：
一種配置FPGA的高速從并電路，包括：FPGA，其特征在于，還包括：單片機(jī)，
所述單片機(jī)通過IO口與所述FPGA的配置接口連接；所述單片機(jī)通過所述IO口輸出配置后的時鐘信號及數(shù)據(jù)，通過時鐘輸出線向所述FPGA輸出所述時鐘信號，并采集所述FPGA返回的狀態(tài)信息；
當(dāng)所述時鐘信號滿足控制時序后，所述單片機(jī)將所述數(shù)據(jù)傳輸至所述FPGA，所述FPGA傳輸配置完成信號至所述單片機(jī)。
根據(jù)權(quán)利要求1所述的一種配置FPGA的高速從并電路，其特征在于，所述FPGA的配置接口具體為：所述FPGA內(nèi)部的BANK的IO口。
根據(jù)權(quán)利要求1所述的一種配置FPGA的高速從并電路，其特征在于，所述IO口的數(shù)據(jù)接口寬度具體為：8位、16位或32位。
下載完整專利技術(shù)內(nèi)容需要扣除積分，VIP會員可以免費下載。
該專利技術(shù)資料僅供研究查看技術(shù)是否侵權(quán)等信息，商用須獲得專利權(quán)人授權(quán)。該專利全部權(quán)利屬于天津光電聚能專用通信設(shè)備有限公司，未經(jīng)天津光電聚能專用通信設(shè)備有限公司許可，擅自商用是侵權(quán)行為。如果您想購買此專利、獲得商業(yè)授權(quán)和技術(shù)合作，請聯(lián)系【客服】
本文鏈接：http://www.szxzyx.cn/pat/books/201320069994.3/1.html，轉(zhuǎn)載請聲明來源鉆瓜專利網(wǎng)。
- 上一篇：信息處理裝置
- 下一篇：電容式觸控開關(guān)點陣型液晶顯示器
