[實用新型]一種加解密數字邏輯電路

有效

• 申請號: 201320068942.4
• 申請日: 2013-02-06
• 公開（公告）號: CN203104479U
• 公開（公告）日: 2013-07-31
• 發明（設計）人: 姜勇;蘇錦秀
• 申請（專利權）人: 天津光電聚能專用通信設備有限公司
• 主分類號: H04L9/06
• 分類號: H04L9/06
• 代理公司: 天津市北洋有限責任專利代理事務所 12201
• 代理人: 溫國林

本實用新型涉及數字邏輯電路，特別涉及一種加解密數字邏輯電路。

國內對AES?（Advanced?Encryption?Standard，AES）的研究起步較晚，與國外有很大的差距。但是經過這兩年的發展，AES的加密解密技術在國內的發展已經比較成熟，在市場上已經出現很多成熟的基于AES的軟件加密產品。

如今3G網絡開始普及，以及光網絡的普及，大幅增長的信息流量必然對加密速度有非常高的要求，要求具有更高加密速度的硬件設計。

在實現本實用新型的過程中，發現現有技術中至少存在以下缺點和不足：

現有的AES加解密設備通常為一對一的加密，傳輸速率和數字信號處理速度較慢，無法滿足現代高速加解密的要求。

本實用新型提供了一種加解密數字邏輯電路，該數字邏輯電路提高了傳輸速率和數字信號處理速度，實現了多輸入多輸出的加解密，詳見下文描述：

一種加解密數字邏輯電路，所述電路包括：至少2個第一設備和2個第二設備，

加密過程，所述第一設備通過128位數據總線連接多路復用器，MCU控制所述多路復用器，選通其中一路作為所述多路復用器的輸出，所述多路復用器的輸出端口與FPGA相連接，所述FPGA將第一明文數據轉換為第一密文數據，同時將所述第一密文數據轉換為128位的第一并行數據并傳輸至地址譯碼器；所述MCU通過控制所述地址譯碼器，將所述第一并行數據傳輸至所述第二設備；

解密過程，所述第二設備通過所述128位數據總線連接所述多路復用器，所述MCU控制所述多路復用器，選通其中一路作為所述多路復用器的輸出，所述多路復用器的輸出端口與所述FPGA相連接，所述FPGA將第二密文數據轉換為第二明文數據，同時將所述第二明文數據轉換為128位的第二并行數據并傳輸至所述地址譯碼器；所述MCU通過控制所述地址譯碼器，將所述第二并行數據傳輸至所述第一設備。

本實用新型提供的技術方案的有益效果是：本實用新型實現了多個發送設備和終端設備的同時接入，通過多路復用器可以選擇任一發送設備和終端設備，實現了對發送設備和終端設備的控制；通過采用128位寬的并行數據接口，實現并行高速率AES流水線的加解密，提高了傳輸速率和數字信號處理速度。

圖1為加密數字邏輯電路的原理圖；

圖1為加密數字邏輯電路的原理圖；

圖2為解密數字邏輯電路的原理圖；

圖3為加密數字邏輯電路的另一原理圖；

圖4為解密數字邏輯電路的另一原理圖。

附圖中所列部件列表如下所示：

1：第一設備；????????????????????2：多路復用器；

3：MCU；?????????????????????????4：FPGA；

5：地址譯碼器；??????????????????6：第二設備。

為使本實用新型的目的、技術方案和優點更加清楚，下面將結合附圖對本實用新型實施方式作進一步地詳細描述。

為了提高傳輸速率和數字信號處理速度，實現多輸入多輸出的加解密，本實用新型實施例提供了一種加解密數字邏輯電路，參見圖1和圖2，包括：至少2個第一設備1和2個第二設備6，

第一設備1通過128位數據總線連接多路復用器2，MCU3控制多路復用器2，選通其中一路作為多路復用器2的輸出，多路復用器2的輸出端口與FPGA4相連接，FPGA4將明文數據轉換為密文數據，同時將密文數據轉換為128位的第一并行數據并傳輸至地址譯碼器5；MCU3通過控制地址譯碼器5，將第一并行數據傳輸至第二設備6；

第二設備6通過128位數據總線連接多路復用器2，MCU3控制多路復用器2，選通其中一路作為多路復用器2的輸出，多路復用器2的輸出端口與FPGA4相連接，FPGA4將密文數據轉換為明文數據，同時將明文數據轉換為128位的第二并行數據并傳輸至地址譯碼器5；MCU3通過控制地址譯碼器5，將第二并行數據傳輸至第一設備1。

第二設備6通過128位數據總線連接多路復用器2，MCU3控制多路復用器2，選通其中一路作為多路復用器2的輸出，多路復用器2的輸出端口與FPGA4相連接，FPGA4將密文數據轉換為明文數據，同時將明文數據轉換為128位的第二并行數據并傳輸至地址譯碼器5；MCU3通過控制地址譯碼器5，將第二并行數據傳輸至第一設備1。