[發明專利]一種抗單粒子效應的帶隙基準

有效

• 申請號: 201310755084.5
• 申請日: 2013-12-30
• 公開（公告）號: CN103677052A
• 公開（公告）日: 2014-03-26
• 發明（設計）人: 徐江濤;賈文龍;姚素英;史再峰;高靜
• 申請（專利權）人: 天津大學
• 主分類號: G05F1/56
• 分類號: G05F1/56
• 代理公司: 天津市北洋有限責任專利代理事務所 12201
• 代理人: 杜文茹

技術領域

本發明涉及一種帶隙基準。特別是涉及一種模擬集成電路中抗單粒子效應的帶隙基準.

背景技術

模擬集成電路中很多基準電壓不依賴于電源電壓和溫度，通常這些電壓由帶隙基準來實現。帶隙基準是利用正、負溫度系數的電壓線性組合來實現與溫度無關的電壓基準。然而，在輻射環境下工作的帶隙基準可能受到單粒子效應的影響。單粒子效應指的是單個高能粒子在穿過微電子器件的靈敏區時，在其軌跡上沉積電荷，這些電荷被器件電極收集，造成器件邏輯狀態的改變或器件損壞。存在電場時，粒子軌跡上的電子空穴對將會分離，被電極收集形成瞬時電流。隨著特征尺寸的減小，單粒子效應引起的電路響應耦合和電荷共享等效應變得顯著。受到單粒子效應影響的帶隙基準，由于單粒子效應產生的電流，輸出支路電流可能發生較大變化，導致輸出基準電壓變化，嚴重時還可能引起擊穿甚至器件損壞。

發明內容

本發明所要解決的技術問題是，提供一種能夠消除單粒子效應對帶隙基準中支路電流的影響的抗單粒子效應的帶隙基準。

本發明所采用的技術方案是：一種抗單粒子效應的帶隙基準，包括：柵極相互連接的第一PMOS管M1、第二PMOS管M2和第三PMOS管M3，基極與集電極都接地的第一三極管Q1、第二三極管Q2和第三三極管Q3，以及運算放大器F，其中，所述第一PMOS管M1、第二PMOS管M2和第三PMOS管M3的源極分別連接電源VDD，所述第一PMOS管M1的漏極和第一三極管Q1的發射極均連接運算放大器F的反相輸入端，所述第二PMOS管M2的漏極連接運算放大器F的同相輸入端，所述第二三極管Q2的發射極通過電阻R1連接運算放大器F的同相輸入端，所述第三PMOS管M3的漏極構成帶隙基準輸出端V_out，所述第三三極管Q3的發射極通過電阻R2連接第三PMOS管M3的漏極，其特征在于，所述的運算放大器F的同相輸入端Y連接用來實現受到單粒子效應時的分流電流的輔助電路。

所述的輔助電路包括有第一NMOS管M4、第二NMOS管M5和第四PMOS管M6，其中，所述的第一NMOS管M4、第二NMOS管的發射極接地，所述的第一NMOS管M4、第二NMOS管的柵極相連，該相連點還連接第二NMOS管M5的漏極與第四PMOS管M6的漏極的連接點，第一NMOS管M4的漏極連接所述的運算放大器F的同相輸入端Y，所述第四PMOS管M6的柵極和發射極連接電源VDD。

所述的第一三極管Q1、第二三極管Q2和第三三極管Q3為PNP管。

所述的第二三極管Q2的面積為第一三極管Q1的n倍，其中n為大于等于1的整數。

所述的第四PMOS管M6與第二PMOS管M2管尺寸相同，版圖設計使用共質心布局，并使第四PMOS管M6與第二PMOS管M2管的漏極相接近。

本發明的一種抗單粒子效應的帶隙基準，由于加入輔助電路，使帶隙基準電路可以減小單粒子效應的影響，因而可以應用于太空等輻射條件下。

附圖說明

圖1是本發明的電路原理圖；

圖2是本發明具體電路原理圖。

具體實施方式

下面結合實施例和附圖對本發明的一種抗單粒子效應的帶隙基準做出詳細說明。

通用結構的帶隙基準能夠產生不依賴于電源電壓和溫度的基準電壓，但是不具有抗單粒子輻射的能力。為了使帶隙基準具有抗單粒子效應的能力，需要增加輔助電路。

如圖1所示，本發明的一種抗單粒子效應的帶隙基準，包括：柵極相互連接的第一PMOS管M1、第二PMOS管M2和第三PMOS管M3，基極與集電極都接地的由PNP管構成的第一三極管Q1、第二三極管Q2和第三三極管Q3，以及運算放大器F，其中，，所述的第二三極管Q2的面積為第一三極管Q1的n倍，其中n為大于等于1的整數。所述第一PMOS管M1、第二PMOS管M2和第三PMOS管M3的源極分別連接電源VDD，所述第一PMOS管M1的漏極和第一三極管Q1的發射極均連接運算放大器F的反相輸入端X，所述第二PMOS管M2的漏極連接運算放大器F的同相輸入端Y，所述第二三極管Q2的發射極通過電阻R1連接運算放大器F的同相輸入端，所述第三PMOS管M3的漏極構成帶隙基準輸出端V_out，所述第三三極管Q3的發射極通過電阻R2連接第三PMOS管M3的漏極，其特征在于，所述的運算放大器F的同相輸入端Y連接用來實現受到單粒子效應時的分流電流的輔助電路B。