[發明專利]切割診斷（CID）—提高成品率陡升工藝的產量的方法

在審

• 申請號: 201310753176.X
• 申請日: 2013-12-31
• 公開（公告）號: CN104050308A
• 公開（公告）日: 2014-09-17
• 發明（設計）人: 維沙·梅塔;布魯斯·科里
• 申請（專利權）人: 輝達公司
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 北京市磐華律師事務所 11336
• 代理人: 董巍;謝栒

技術領域

根據本發明的實施例總體上涉及半導體電路（IC）生產，更具體地涉及用于在IC生產期間提高成品率陡升（yield?ramp?up）工藝的速度的方法和系統。

背景技術

半導體IC生產本身是一個復雜的流程，開始于新的芯片的設計、通過嚴格的制造工藝并結束于產品測試和分布。監控和增加成品率所需的數據分析是巨大的挑戰，特別是由于伴隨采用不斷縮小的技術節點的同時數據量變大和多樣化。特定產品設計工藝測試方法論具有更復雜的根本原因診斷的路徑，使得工程師對于成品率限制的本質的清晰理解更加困難，從而降低了成品率陡升工藝的速度。

在半導體行業中，成品率陡升工藝的速度對于上市時間指標至關重要。確定IC中的失敗的行為的根本原因是成品率陡升工藝中至關重要的任務。基于根本原因方法論的常規軟件對于大多數設計例如中央處理器單元（CPU）或者圖像處理單元（GPU）往往非常慢并且是資源密集型的。舉例來說，可能用兩天時間在具有256千兆字節（GB）存儲器的系統上來為一個失敗的GPU芯片確定失敗的根本原因。因此，如果包括100個芯片的晶片具有50個失敗的芯片，那么可能用100天的時間來為所有芯片確定失敗的根本原因。這種級別的延遲是不可接受的。

采購數個高容量的測試器系統并且將其并行運行并沒提供勝任的解決方案。具有高于256GB存儲器的高容量的機器是昂貴的，并且獲得數個這樣的機器使其并行運行所需的資本經費是顯著的。另外，因為基于根本原因過程的軟件使用由可測試性設計（DFT）工程師所提供的測試圖案來在這些測試器系統上模擬芯片的整個設計，所以是非常慢的。慢的一個原因在于，當造成失敗的缺陷可能只構成整個芯片的極小一部分時對于整個設計的不必要的模擬。舉例來說，在包括1.5億個單元的GPU中，可能只有一個單元影響到缺陷。或者，舉例來說具體缺陷可能僅影響芯片區域的大約1微米平方，而整個芯片可能大于500毫米平方。常規模擬軟件為了實施缺陷位置的根本原因分析，將模擬整個設計甚至不顧診斷和模擬可以只需要針對單元的較小集。

發明內容

因此，所需要的是用于實施失敗的芯片的根本原因分析的有效的、快速的和便宜的系統和方法，其在如果造成失敗的缺陷位于芯片的相對小的面積上時，省卻對整個芯片的設計進行模擬的需要。

本發明的實施例提供對于加速成品率陡升工藝中的固有挑戰的解決方案。在本發明的一個實施例從芯片的整個設計中智能地確定并切割出由缺陷所影響的邏輯，并且創建更小的設計。隨后，基于模擬的軟件在更小的設計上運行以提供在對缺陷位置進行隔離所使用的候選電路系統。由本發明教導的該方法可以稱為“切割診斷（cutter?in?diagnosis）”（CID）。

在一個實施例中，公開了用于產生集成電路（IC）中的候選者故障電路系統的方法。方法包括從集成電路的至少一個失敗輸出向后跟蹤，以使用從IC的設計的無故障模擬獲得的模擬值來確定每個失敗輸出的對應的扇入錐（fan-in?cone）。方法進一步包括，確定每個失敗輸出的懷疑故障候選者的第一集合，其中每個懷疑故障候選者潛在與IC中有故障的元件相對應。方法接下來包括從第一集合中的每個懷疑故障候選者向前跟蹤，以確定懷疑故障候選者的第二集合，其是第一集合的窄子集。最后方法包括從IC設計識別失敗塊，其中失敗塊包括來自第二集合的懷疑故障候選者，并且可以獨立于整個設計來模擬失敗塊。

在另一個實施例中，公開了一種計算機可執行指令存儲于其上的計算機可讀存儲介質，如果指令由計算機系統執行，使得計算機系統實施用于產生集成電路中的候選者故障電路系統的方法。方法包括從IC的至少一個失敗輸出向后跟蹤，以使用從IC的設計的無故障模擬獲得的模擬值來確定每個失敗輸出的對應的扇入錐。進一步，方法包括確定每個失敗輸出的懷疑故障候選者的第一集合，其中每個懷疑故障候選者潛在與IC中的有缺陷的元件相對應。接下來，方法包括從第一集合中的每個懷疑故障候選者向前跟蹤，以確定懷疑故障候選者的第二集合，其是第一集合的窄子集。最后，方法包括從IC設計識別失敗塊，其中失敗塊包括來自第二集合的懷疑故障候選者，并且可以獨立于整個設計來模擬失敗塊。