[發明專利]基于SOI工藝的漏/源區介質(PN結)隔離前柵N-MOSFET射頻開關超低損耗器件

有效

• 申請號: 201310751578.6
• 申請日: 2013-12-30
• 公開（公告）號: CN103700703A
• 公開（公告）日: 2014-04-02
• 發明（設計）人: 劉軍
• 申請（專利權）人: 杭州電子科技大學
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/06
• 代理公司: 杭州賽科專利代理事務所 33230
• 代理人: 占國霞

技術領域

本發明屬于半導體技術領域，涉及一種基于SOI絕緣層上半導體工藝的漏（源）區介質（PN結）隔離前柵N-MOSFET（N型金屬-氧化物-半導體晶體管）射頻開關超低損耗器件。

背景技術

SOI?N-MOSFET器件由于采用介質隔離，消除了閂鎖效應，并且其獨特的絕緣埋層結構，在很大程度上減少了器件的寄生效應，大大提高了電路的性能，具有寄生電容小、集成密度高、速度快、工藝簡單、短溝道效應小等優勢，被廣泛應用于低壓低功耗、高速、抗輻照、耐高溫等領域。常規SOI?N-MOSFET器件的結構為絕緣襯底、埋層、頂層單晶硅層的三明治結構，制作器件時在頂層單晶硅層形成器件的源，漏，溝道區等結構。該SOI?N-MOSFET器件正常工作時，源漏導通形成的溝道只在P型溝道區的頂層正表面，且為橫向溝道，柵場板覆蓋于柵氧化層上，導致通態功耗高，器件工作效率低，作為射頻開關運用時損耗大，不利于提高器件和系統的整體性能。

發明內容

????針對上述技術缺陷，本發明提出一種基于SOI工藝的漏(源)區介質(PN結)隔離前柵N-MOSFET射頻開關超低損耗器件

????為了解決上述技術問題，本發明的技術方案如下：

基于SOI工藝的漏區介質（PN結）隔離前柵N-MOSFET射頻開關超低損耗器件,包括P型半導體襯底1、埋氧化層2、P型溝道區12、N型源區3、前柵MOSFET的N型漏區11、背柵MOSFET的N型漏區13、N型漏區隔離區14和深溝槽隔離區4-1、4-2；埋氧化層2覆蓋在P型半導體襯底1上，P型溝道區12設置在埋氧化層2上，深溝槽隔離區（4-1、4-2）設置在埋氧化層2上且環繞P型溝道區12、N型源區3、前柵MOSFET的N型漏區11、背柵MOSFET的N型漏區13和N型漏區隔離區14的四周；

在緊靠P型溝道區12的一側設置一個較重摻雜N型半導體區作為前柵和背柵MOSFET共用的N型源區3，結深較深；另一側設置上、下兩個較重摻雜N型半導體區分別作為前柵MOSFET的N型漏區11和背柵MOSFET的N型漏區13，前柵MOSFET的N型漏區11和背柵MOSFET的N型漏區13的結深總和厚度小于P型溝道區12或者深溝槽隔離區（4-1、4-2）的厚度；在前柵MOSFET的N型漏區11和背柵MOSFET的N型漏區13之間設置一個介質區或者P型區從而形成N型漏區隔離區14，所述N型漏區隔離區14對前柵N型漏區11和背柵N型漏區13的隔離；一薄層橫向氧化層作為柵氧化層9設置在P型溝道區12上，覆蓋N型源區3頂部的局部、P型溝道區12的頂部全部、前柵MOSFET的N型漏區11頂部的局部；一多晶硅層作為MOS柵8設置在柵氧化層9之上；

在深溝槽隔離區4-1頂部全部、N型源區3頂部一部分覆蓋第一場氧化層5-1；在N型源區3頂部一部分、柵氧化層9一側面、MOS柵8一側面、MOS柵8頂部一部分覆蓋第二場氧化層5-2；在MOS柵8頂部一部分、MOS柵8一側面、柵氧化層9一側面、前柵MOSFET的N型漏區11頂部一部分覆蓋第三場氧化層5-3；在前柵MOSFET的N型漏區11頂部一部分、深溝槽隔離區4-2頂部全部覆蓋第四場氧化層5-4；N型源區3頂部的其余部分覆蓋金屬層作為源電極6，源電極6覆蓋部分第一場氧化層5-1的頂部、部分第二場氧化層5-2的頂部；MOS柵8頂部的其余部分覆蓋金屬層作為柵電極7，柵電極7覆蓋部分第二場氧化層5-2的頂部、部分第三場氧化層5-3的頂部；前柵MOSFET的N型漏區11頂部的其余部分覆蓋金屬層作為漏電極10，漏電極10覆蓋部分第三場氧化層5-3的頂部、部分第四場氧化層5-4的頂部。

基于SOI工藝的源區介質（PN結）隔離前柵N-MOSFET射頻開關超低損耗器件，包括P型半導體襯底1、埋氧化層2、P型溝道區12、N型漏區11、前柵MOSFET的N型源區3-1、背柵MOSFET的N型源區13-1、N型源區隔離區14-1和深溝槽隔離區4-1、4-2；埋氧化層2覆蓋在P型半導體襯底1上，P型溝道區12設置在埋氧化層2上，深溝槽隔離區（4-1、4-2）設置在埋氧化層2上且環繞P型溝道區12、N型漏區11、前柵MOSFET的N型源區3-1、背柵MOSFET的N型源區13-1和N型源區隔離區14-1的四周；