[發明專利]基于SOI工藝的漏/源區介質(PN結)隔離前柵P-MOSFET射頻開關超低損耗器件

有效

• 申請號: 201310751571.4
• 申請日: 2013-12-30
• 公開（公告）號: CN103700702A
• 公開（公告）日: 2014-04-02
• 發明（設計）人: 劉軍
• 申請（專利權）人: 杭州電子科技大學
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/10;H01L29/08
• 代理公司: 杭州賽科專利代理事務所 33230
• 代理人: 占國霞

1.基于SOI工藝的漏區介質(PN結)隔離前柵P-MOSFET射頻開關超低損耗器件,其特征在于，包括P型半導體襯底（1）、埋氧化層（2）、N型溝道區（12）、P型源區（3）、前柵MOSFET的P型漏區（11）、背柵MOSFET的P型漏區（13）、P型漏區隔離區（14）和深溝槽隔離區（4-1、4-2）；埋氧化層（2）覆蓋在P型半導體襯底（1）上，N型溝道區（12）設置在埋氧化層（2）上，深溝槽隔離區（4-1、4-2）設置在埋氧化層（2）上且環繞N型溝道區（12）、P型源區（3）、前柵MOSFET的P型漏區（11）、背柵MOSFET的P型漏區（13）和P型漏區隔離區（14）的四周；

在緊靠N型溝道區（12）的一側設置一個較重摻雜P型半導體區作為前柵和背柵MOSFET共用的P型源區（3），結深較深；另一側設置上、下兩個較重摻雜P型半導體區分別作為前柵MOSFET的P型漏區（11）和背柵MOSFET的P型漏區（13），前柵MOSFET的P型漏區（11）和背柵MOSFET的P型漏區（13）的結深總和厚度小于N型溝道區（12）或者深溝槽隔離區（4-1、4-2）的厚度；在前柵MOSFET的P型漏區（11）和背柵MOSFET的P型漏區（13）之間設置一個介質區或者N型區從而形成P型漏區隔離區（14），所述P型漏區隔離區（14）對前柵P型漏區（11）和背柵P型漏區（13）的隔離；一薄層橫向氧化層作為柵氧化層（9）設置在N型溝道區（12）上，覆蓋P型源區（3）頂部的局部、N型溝道區（12）的頂部全部、前柵MOSFET的P型漏區（11）頂部的局部；一多晶硅層作為MOS柵（8）設置在柵氧化層（9）之上；

在深溝槽隔離區（4-1）頂部全部、P型源區（3）頂部一部分覆蓋第一場氧化層（5-1）；在P型源區（3）頂部一部分、柵氧化層（9）一側面、MOS柵（8）一側面、MOS柵（8）頂部一部分覆蓋第二場氧化層（5-2）；在MOS柵（8）頂部一部分、MOS柵（8）一側面、柵氧化層（9）一側面、前柵MOSFET的P型漏區（11）頂部一部分覆蓋第三場氧化層（5-3）；在前柵MOSFET的P型漏區（11）頂部一部分、深溝槽隔離區（4-2）頂部全部覆蓋第四場氧化層（5-4）；P型源區（3）頂部的其余部分覆蓋金屬層作為源電極（6），源電極（6）覆蓋部分第一場氧化層（5-1）的頂部、部分第二場氧化層（5-2）的頂部；MOS柵（8）頂部的其余部分覆蓋金屬層作為柵電極（7），柵電極（7）覆蓋部分第二場氧化層（5-2）的頂部、部分第三場氧化層（5-3）的頂部；前柵MOSFET的P型漏區（11）頂部的其余部分覆蓋金屬層作為漏電極（10），漏電極（10）覆蓋部分第三場氧化層（5-3）的頂部、部分第四場氧化層（5-4）的頂部。

2.基于SOI工藝的源區介質/PN結隔離前柵P-MOSFET射頻開關超低損耗器件，其特征在于，包括P型半導體襯底（1）、埋氧化層（2）、N型溝道區（12）、P型漏區（11）、前柵MOSFET的P型源區（3-1）、背柵MOSFET的P型源區（13-1）、P型源區隔離區（14-1）和深溝槽隔離區（4-1、4-2）；埋氧化層（2）覆蓋在P型半導體襯底（1）上，N型溝道區（12）設置在埋氧化層（2）上，深溝槽隔離區（4-1、4-2）設置在埋氧化層（2）上且環繞N型溝道區（12）、P型漏區（11）、前柵MOSFET的P型源區（3-1）、背柵MOSFET的P型源區（13-1）和P型源區隔離區（14-1）的四周；

在緊靠N型溝道區（12）的一側設置一個較重摻雜P型半導體區作為前柵和背柵MOSFET共用的P型漏區（11），結深較深；另一側設置上、下兩個較重摻雜P型半導體區分別作為前柵MOSFET的P型源區（3-1）和背柵MOSFET的P型源區（13-1），前柵MOSFET的P型源區（3-1）和背柵MOSFET的P型源區（13-1）的結深總和厚度小于N型溝道區（12）或者深溝槽隔離區（4-1、4-2）的厚度；在前柵MOSFET的P型源區（3-1）和背柵MOSFET的P型源區（13-1）之間設置一個介質區或者N型區從而形成P型源區隔離區（14-1），所述P型源區隔離區（14-1）形成對前柵MOSFET的P型源區（3-1）和背柵MOSFET的P型源區（13-1）的隔離；一薄層橫向氧化層作為柵氧化層（9）設置在N型溝道區（12）上，覆蓋P型漏區（11）頂部的局部、N型溝道區（12）的頂部全部、前柵MOSFET的P型源區（3-1）頂部的局部；一多晶硅層作為MOS柵（8）設置在柵氧化層（9）之上；

在深溝槽隔離區（4-1）頂部全部、前柵MOSFET的P型源區（3-1）頂部一部分覆蓋第一場氧化層（5-1）；在前柵MOSFET的P型源區（3-1）頂部一部分、柵氧化層（9）一側面、MOS柵（8）一側面、MOS柵（8）頂部一部分覆蓋第二場氧化層（5-2）；在MOS柵（8）頂部一部分、MOS柵（8）一側面、柵氧化層（9）一側面、P型漏區（11）頂部一部分覆蓋第三場氧化層（5-3）；在P型漏區（11）頂部一部分、深溝槽隔離區（4-2）頂部全部覆蓋第四場氧化層（5-4）；前柵MOSFET的P型源區（3-1）頂部的其余部分覆蓋金屬層作為源電極（6），源電極（6）覆蓋部分第一場氧化層（5-1）的頂部、部分第二場氧化層（5-2）的頂部；MOS柵（8）頂部的其余部分覆蓋金屬層作為柵電極（7），柵電極（7）覆蓋部分第二場氧化層（5-2）的頂部、部分第三場氧化層（5-3）的頂部；N型漏區（11）頂部的其余部分覆蓋金屬層作為漏電極（10），漏電極（10）覆蓋部分第三場氧化層（5-3）的頂部、部分第四場氧化層（5-4）的頂部。