[發明專利]半導體基板及其制法

有效

• 申請號: 201310751011.9
• 申請日: 2013-12-31
• 公開（公告）號: CN104733326B
• 公開（公告）日: 2018-06-05
• 發明（設計）人: 張維哲
• 申請（專利權）人: 矽品精密工業股份有限公司
• 主分類號: H01L21/48
• 分類號: H01L21/48;H01L23/498;H01L23/14
• 代理公司: 北京戈程知識產權代理有限公司 11314
• 代理人: 程偉;王錦陽

一種半導體基板及其制法，該制法包括：于一基板本體上形成第一介電層；形成多個貫穿該第一介電層且外露該基板本體的第一介電層盲孔；于該第一介電層上與外露的該基板本體上形成第二介電層，且該第二介電層還延伸至該第一介電層盲孔的孔壁上；蝕刻該第二介電層，以于該第二介電層中形成多個連通該第一介電層盲孔的介電層凹槽，并于各該第一介電層盲孔中的第二介電層中形成外露該基板本體的第二介電層盲孔，且該第一介電層盲孔的孔壁上保留有該第二介電層；以及于各該第二介電層盲孔中形成電性連接該基板本體的導電盲孔，并于該介電層凹槽中形成電性連接該導電盲孔的線路層。

技術領域

本發明涉及一種基板及其制法，尤指一種半導體基板及其制法。

背景技術

現行的覆晶技術因具有縮小芯片封裝面積及縮短訊號傳輸路徑等優點，目前已經廣泛應用于芯片封裝領域，例如：芯片尺寸構裝（Chip Scale Package，CSP）、芯片直接貼附封裝（Direct Chip Attached，DCA）以及多芯片模塊封裝（Multi-Chip Module，MCM）等型態的封裝模塊，其均可利用覆晶技術而達到封裝的目的。

于覆晶封裝制程中，因芯片與封裝基板的熱膨脹系數的差異甚大，故芯片外圍的凸塊無法與封裝基板上對應的接點形成良好的接合，使得凸塊容易自封裝基板上剝離。另一方面，隨著集成電路的積集度的增加，因芯片與封裝基板之間的熱膨脹系數不匹配(mismatch)，其所產生的熱應力(thermal stress)與翹曲(warpage)的現象也日漸嚴重，其結果將導致芯片與封裝基板之間的電性連接的可靠度(reliability)下降，并造成信賴性測試的失敗。

為了解決上述問題，遂發展出以半導體基材作為中介結構的制程，其通過于一封裝基板與一半導體芯片之間增設一硅中介板（silicon interposer），因為該硅中介板與該半導體芯片的材質接近，故可有效避免熱膨脹系數不匹配所產生的問題。

請參閱圖1，其為現有具硅中介板的堆棧封裝結構的剖視圖。如圖所示，現有的封裝結構除了能避免前述問題外，相較于直接將半導體芯片接置于封裝基板的情況，現有的封裝結構也可使封裝結構的版面面積更加縮小。

舉例來說，一般封裝基板最小的線寬/線距只可做到12/12微米，而當半導體芯片的輸入輸出（I/O）數增加時，由于線寬/線距已無法再縮小，故須加大封裝基板的面積以提高布線數量，以便于接置高輸入輸出（I/O）數的半導體芯片；相對地，由于圖1的封裝結構通過將半導體芯片11接置于一具有硅貫孔（through silicon via，TSV）的硅中介板12上，以該硅中介板12做為一轉接板，進而將半導體芯片11電性連接至封裝基板13上，而硅中介板12可利用半導體制程做出3/3微米或以下的線寬/線距，故當半導體芯片11的輸入輸出（I/O）數增加時，該硅中介板12的面積已足夠連接高輸入輸出（I/O）數的半導體芯片11。此外，因為該硅中介板12具有細線寬/線距的特性，其電性傳輸距離較短，所以連接于該硅中介板12的半導體芯片11的電性傳輸速度(效率)也較將半導體芯片直接接置封裝基板的速度(效率)來得快。

然而，現有的硅中介板無論是接置半導體芯片之側或是接置封裝基板之側，其線寬線距均如前所述地非常細小，而須以半導體制程進行制作，但線寬過于細小時，線路容易從介電層表面上剝離（peeling），如此則會造成硅中介板的可靠度不佳等問題。

有鑒于此，業界遂開發一種自我對準式雙鑲嵌（self-aligned dual damascene）制程，如圖2A至圖2I的剖視圖所示。

如圖2A所示，于一基板本體20上形成第一介電層21，并于該第一介電層21上形成蝕刻停止層（etch stop layer）22。

如圖2B所示，于該蝕刻停止層22上形成圖案化的第一阻層23，以外露部分該蝕刻停止層22。

如圖2C所示，移除未被該第一阻層23所覆蓋的該蝕刻停止層22與第一介電層21，以形成凹部24，并移除該第一阻層23。