[發明專利]淺溝槽隔離結構的形成方法

有效

• 申請號: 201310746926.0
• 申請日: 2013-12-30
• 公開（公告）號: CN103681457B
• 公開（公告）日: 2018-05-29
• 發明（設計）人: 曾紹海
• 申請（專利權）人: 上海集成電路研發中心有限公司
• 主分類號: H01L21/762
• 分類號: H01L21/762
• 代理公司: 上海天辰知識產權代理事務所(特殊普通合伙) 31275
• 代理人: 吳世華;林彥之

本發明一種淺溝槽隔離結構的形成方法，通過應變鍺硅及其側壁的二氧化硅作為應變隔離層填充淺溝槽，由于應變鍺硅中鍺的晶格常數大于硅，對MOS器件的溝道引入壓應力，并根據應變鍺硅中鍺和硅之間4.1%的晶格差異，其大幅提高空穴和電子的遷移率，同時，由側壁的二氧化硅層起到隔離作用；此外，本發明還與現有的體硅工藝相兼容，大大減少了改善工藝環境所帶來的投資，降低了生產成本。為此，本發明在與現有工藝相兼容的基礎上，在溝槽內填充應變材料以提高溝道應力，提高了CMOS器件的性能，大大減少了改善工藝環境所帶來的投資，降低了生產成本。

技術領域

本發明涉及半導體技術領域，尤其涉及一種調整淺溝槽應力來提高互補金屬氧化物半導體(Complementary Metal Oxide Semiconductor，簡稱CMOS)器件性能的淺溝槽隔離結構的形成方法。

背景技術

隨著超大型集成電路尺寸微縮化的持續發展，電路元器件的尺寸越來越小且對其運行速度的要求越來越高，但直到目前為止，提高CMOS器件運行速度的方法都集中于減小其溝道長度以及柵介質層的厚度。然而，在小于100nm的溝道長度情況下，若器件尺寸進一步縮小就會受到物理極限以及設備成本的限制。隨著集成電路工藝逐步進入40nm、32nm甚至是28nm時代，柵氧厚度和柵極長度的減小趨勢都已經逐步放緩，微電子工業界開始尋找其它方式以繼續提高CMOS器件性能。其中，提升載流子遷移率被視為提高CMOS器件性能較佳的替代方案之一。

應變硅作為一種通過不同的物理方法拉伸或是壓縮硅晶格來達到提高CMOS晶體管載流子遷移率以至提高晶體管性能而不用減小晶體管面積的技術，其常用以提高溝道中電荷載流子的遷移率(NMOS器件中的電子遷移率和PMOS中的空穴遷移率)。通常應用外延生長SiGe源/漏或在柵上使用一個具有誘導應力的接觸刻蝕停止層（Contact Etch StopLayer,簡稱CESL），以使該應力施加在通道區域上。當沉積接觸刻蝕停止層（CESL）后，由于CESL與其底部材質層之間的晶格空間不匹配，因而形成一個應力，此應力具有平行于晶體管通道的應力分量以及平行于晶體管寬度的應力分量。研究顯示，CESL在通道長度的方向誘導出拉伸的應力場，以改善NMOS的性能，而利用壓縮應力改善PMOS的性能。所以，為了提高CMOS的整體性能，可以通過增加NMOS晶體管在通道長度方向的拉伸應力，或者提高PMOS晶體管在通道長度方向的壓縮應力來實現。

目前，集成電路包括許多形成在半導體襯底上的晶體管，一般來說，晶體管是通過絕緣或隔離結構而彼此間隔開。現有技術中，用來形成隔離結構的工藝是淺溝槽隔離（Shallow Trench Isolation，簡稱STI）工藝，傳統的STI工藝通常包括以下簡化步驟：首先，在硅襯底上熱生長或淀積氮化硅層；接下來，通過光刻和刻蝕選擇性去除該氮化硅層和硅襯底，在該硅襯底中產生淺溝槽；最后向淺溝槽里填充絕緣層二氧化硅（SiO2）。但是，現有技術淺溝槽隔離結構中填充的隔離介質對溝道區產生的應力很小，基本對MOS管沒起到作用，使得現有的STI工藝所形成的溝道張應力還不能滿足對電子元器件尺寸的高速增長的需求。

因此，如何提供一種淺溝槽隔離結構的形成方法，提高溝道的應力，以提高硅的載流子遷移率，減小電阻和能耗并增大驅動電流和頻率響應，進而提高器件的性能是目前業界亟需解決的問題之一。

發明內容

本發明的目的為，針對上述問題，提出了一種淺溝槽隔離結構的形成方法，通過于淺溝槽內填充應變材料以提高溝道應力，進而提高硅的載流子遷移率，減小電阻和能耗并增大驅動電流和頻率響應，最終提高器件的性能。

為實現上述目的，本發明一種淺溝槽隔離結構的形成方法，包括如下步驟：

步驟S01，提供襯底，在所述襯底上依次形成有襯墊氧化層和刻蝕阻擋層；

步驟S02，刻蝕所述刻蝕阻擋層、襯墊氧化層和襯底，以形成位于所述襯底中的淺溝槽；