[發(fā)明專利]晶圓級封裝方法

有效

• 申請?zhí)枺?/td>: 201310746188.X
• 申請日: 2013-12-30
• 公開（公告）號: CN103745934A
• 公開（公告）日: 2014-04-23
• 發(fā)明（設計）人: 蔣珂瑋
• 申請（專利權(quán)）人: 格科微電子（上海）有限公司
• 主分類號: H01L21/50
• 分類號: H01L21/50;G06F19/00
• 代理公司: 北京戈程知識產(chǎn)權(quán)代理有限公司 11314
• 代理人: 程偉;王剛

技術領域

本發(fā)明涉及晶圓封裝領域，特別涉及一種晶圓級封裝方法。

背景技術

晶圓級封裝（wafer?level?package,WLP）是指在晶圓上完成封裝制程，其具有大幅減小封裝結(jié)構(gòu)的面積、降低制造成本電性能、優(yōu)批次制造等優(yōu)勢，可明顯的降低工作量與設備的需求。現(xiàn)有技術的封裝方法其是對晶圓進行導線重布（redistribution）后，多個晶圓垂直堆疊粘合（wafer?to?wafer,W2W），再切片形成3D集成的IC。

該方法制造成本低，具有很大的優(yōu)勢，但同時會引入一個良率指數(shù)下降的問題。例如：假如一片wafer的良率在90%，另一片也在90%，那么兩片粘合后芯片的良率將會為略大于90%*90%=81%（因為其中會有部分位置重疊的失效芯片fail?die），這將使得原本通過W2W技術降低的成本又因為良率損失而有所上升。

綜上所述，提供一種解決上述由于封裝而導致良率降低問題的晶圓級封裝方法，成為本領域技術人員亟待解決的問題。

公開于該發(fā)明背景技術部分的信息僅僅旨在加深對本發(fā)明的一般背景技術的理解，而不應當被視為承認或以任何形式暗示該信息構(gòu)成已為本領域技術人員所公知的現(xiàn)有技術。

發(fā)明內(nèi)容

為解決上述現(xiàn)有技術中存在的問題，本發(fā)明的目的為提供一種優(yōu)化的晶圓級封裝方法。

為了達到上述目的，本發(fā)明提供一種晶圓級封裝方法，所述封裝方法包括：A）提供分類為至少兩種類別的多個晶圓，每一類別的多個晶圓均具有包含至少一晶圓的多個樣品；B）針對每個類別的樣品分別進行芯片探測測試，分別獲取樣品的晶圓圖；C）結(jié)合晶圓圖，并比對預設的失效劃分閥值，區(qū)別顯示有效芯片單元和無效芯片單元；D）對不同類別的樣品進行封裝前的組合匹配，獲取有效芯片單元結(jié)合的最優(yōu)配對方式；E）按照所述的最優(yōu)配對方式對不同類別的晶圓進行晶圓級封裝。

優(yōu)選地，所述的至少兩種類別為A、B……Φ，其中所述類別的數(shù)量為N，其中N≧2；所述的A類別中樣品A1，A2，…，An對應的無效芯片單元數(shù)量為a1，a2，…，an，其中a1至an均為大于或者等于0的整數(shù)；所述的B類別中樣品B1，B2，…，Bn對應的無效芯片單元數(shù)量為b1，b2，…，bn，其中b1至bn均為大于或者等于0的整數(shù)。

優(yōu)選地，所述步驟D）中，組合匹配后形成多個配對組，每個配對組的無效芯片單元數(shù)量分別為c1，c2，…，cn，其中，c1至cn均為大于或者等于0的整數(shù)，所述各配對組的配對封裝良率分別為Y1，Y2，…，Yn，每一個配對組的封裝良率Yn和總體封裝良率Ya由以下公式計算得出：Yn=（Na-cn）/Na*100%；Ya=（Y1+Y2+……+Yn）/n*100%;其中，Na為每一個配對組中的封裝芯片數(shù)量，n為配對組的數(shù)量；所述步驟D）的最優(yōu)配對方式為：使得所述總體封裝良率Ya達到最大的配對方式。

優(yōu)選地，所述步驟E）中，還包括：將所述類別中樣品針對另一類別中的樣品對應旋轉(zhuǎn)180度后，將所述一類別中的樣品的正面和另一類別中樣品正面進行粘合封裝。

優(yōu)選地，所述步驟E）中，還包括：直接將所述一類別中的樣品的正面和另一類別中的樣品反面進行粘合封裝。

優(yōu)選地，所述一類別中的樣品和另一類別中的樣品由至少一個晶圓組成。

優(yōu)選地，所述失效劃分閥值中包括：將所述芯片劃分為兩個等級：失效芯片和未失效芯片。

優(yōu)選地，所述失效劃分閾值能夠進一步包括：將所述失效芯片劃分成兩個等級：第一級的直流失效等級和第二級的功能失效等級。

優(yōu)選地，所述步驟D）進一步包括：首先對第一級的直流失效等級進行步驟D）中的配對過程從而獲得第一級最優(yōu)配對方式，再對第二級的功能失效等級進行步驟D）的配對過程從而獲得第二級最優(yōu)配對方式。

優(yōu)選地，根據(jù)所述第一級最優(yōu)配對方式按照步驟E）進行粘合封裝；根據(jù)所述第二級最優(yōu)配對方式按照步驟E）進行粘合封裝。

本發(fā)明的有益效果是：本發(fā)明在芯片探測測試后增加一個篩選過程，通過計算機優(yōu)化方式進行排列組合以達到芯片的最優(yōu)化配對，并據(jù)此來重排部分晶圓的位置進行封裝，從而達到提升良率、減少成本以及提高市場競爭力的目的。

附圖說明

通過說明書附圖以及隨后與說明書附圖一起用于說明本發(fā)明某些原理的具體實施方式，本發(fā)明所具有的其它特征和優(yōu)點將變得清楚或得以更為具體地闡明。

圖1為根據(jù)本發(fā)明的晶圓級封裝方法的種類A晶圓的樣品A1經(jīng)過芯片探測測試后的晶圓圖。

圖1A為根據(jù)本發(fā)明的晶圓級封裝方法的種類A晶圓的樣品A2經(jīng)過芯片探測測試后的晶圓圖。