[發(fā)明專利]柵介質(zhì)的電學性能的測試方法

有效

• 申請?zhí)枺?/td>: 201310745281.9
• 申請日: 2013-12-30
• 公開（公告）號: CN103745941A
• 公開（公告）日: 2014-04-23
• 發(fā)明（設(shè)計）人: 魏星;曹鐸;狄增峰;方子韋
• 申請（專利權(quán)）人: 上海新傲科技股份有限公司
• 主分類號: H01L21/66
• 分類號: H01L21/66;H01L23/544;G01R31/12
• 代理公司: 上海翼勝專利商標事務(wù)所(普通合伙) 31218
• 代理人: 孫佳胤;翟羽

技術(shù)領(lǐng)域

本發(fā)明涉及集成電路技術(shù)領(lǐng)域，尤其涉及一種柵介質(zhì)的電學性能的測試方法。

背景技術(shù)

集成電路技術(shù)以令人難以置信的速度發(fā)展著，其規(guī)律基本符合眾所周知的摩爾定律，即集成電路上可容納晶體管數(shù)目每十八個月就會增加一倍，金屬氧化物半導體場效應(yīng)晶體管（MOSFET）的特征尺寸也一直遵循著規(guī)律不斷地縮小。然而，MOS管柵介質(zhì)厚度越來越小，已接近其極限。二氧化硅的柵介質(zhì)在10納米厚度以下時（硅材料的加工極限一般認為是10納米線寬），將出現(xiàn)隧道電流增大，針孔缺陷和性能可靠性變差等問題。為了解決這些問題，一些集成電路研究之中機構(gòu)已經(jīng)開始探索，采用高介電常數(shù)柵介質(zhì)材料代替SiO₂表現(xiàn)出了很好的效果，Intel公司的45納米高介電常數(shù)制程技術(shù)就是很好的例子，已經(jīng)引領(lǐng)了人們對高介電常數(shù)柵介質(zhì)材料進行了廣泛的研究。

所謂SOI（絕緣體上硅，silicon-on-Insulator），即利用絕緣層將頂部制造器件的硅膜和硅襯底隔離。由于SOI晶圓上制作的MOS器件實現(xiàn)了全介質(zhì)隔離，可免受來自襯底和相鄰器件的干擾，避免了許多寄生效應(yīng)。因此，SOI?CMOS電路與傳統(tǒng)硅CMOS電路相比具有眾多優(yōu)勢，被譽為“21世紀的硅集成電路技術(shù)”。SOI技術(shù)是在頂層硅和背襯底之間引入一層埋氧化層。通過在絕緣體上形成半導體薄膜，SOI材料具有了體硅所無法比擬的優(yōu)點：可以實現(xiàn)集成電路中元器件的介質(zhì)隔離，徹底消除了體硅CMOS電路中的寄生閂鎖效應(yīng)；采用這種材料制成的集成電路還具有寄生電容小、集成密度高、速度快、工藝簡單、短溝道效應(yīng)小雞特別適用于低壓低功耗電路等優(yōu)勢，因此可以說SOI將有可能成為深亞微米的低壓、低功耗集成電路的主流技術(shù)。

通常研究柵介質(zhì)的電學性能常用的方法是制作一個MOS電容器，但是由于SOI材料中存在埋氧層，如果直接在材料兩邊長電極則會引入至少三個附加的界面層，其中包含兩個埋氧層界面，這樣界面層存儲電荷。在CV測試時是多個電容串聯(lián)，測量值很小，無法提取出柵介質(zhì)的電容，在IV測試時無法提取出柵介質(zhì)本身的漏電流，使得柵介質(zhì)材料的電學性能的測試難度加大。

發(fā)明內(nèi)容

本發(fā)明所要解決的技術(shù)問題是，提供一種柵介質(zhì)的電學性能的測試方法，其能夠簡單方便準確的測量柵介質(zhì)材料的電容及漏電流。

為了解決上述問題，本發(fā)明提供了一種柵介質(zhì)的電學性能的測試方法，包括如下步驟：

提供一襯底，所述襯底包括一絕緣埋層以及位于所述絕緣埋層表面的一用于制造器件的頂層半導體層；在所述頂層半導體層表面制作一第一金屬電極及生長一柵介質(zhì)薄膜；

在所述柵介質(zhì)薄膜表面制作一第二金屬電極及第三金屬電極，所述第一金屬電極的面積及第二金屬電極的面積大于所述第三金屬電極的面積；

在所述第一金屬電極與所述第三金屬電極上施加電壓，進行電流-電壓測試，以得到所述柵介質(zhì)的漏電流；

在第二金屬電極與第三金屬電極上施加電壓，進行電容-電壓測試，以得到所述柵介質(zhì)的電容。

所述制作第一金屬電極的步驟包括：

對襯底的頂層半導體層進行光刻處理，確定第一金屬電極的位置及形狀；

沉積金屬薄膜；

采用剝離工藝，去除光刻膠及多余金屬薄膜，在頂層半導體層上形成一第一金屬電極。

所述生長柵介質(zhì)薄膜的步驟包括：

將帶有第一金屬電極的襯底進行清洗；

將清洗后的帶有第一金屬電極的襯底置于原子層沉積反應(yīng)腔中，利用原子層沉積的方式生長柵介質(zhì)薄膜；

原位對生長的柵介質(zhì)薄膜進行氧等離子體處理。

所述制作第二金屬電極及第三金屬電極的步驟包括：

對襯底的具有第一金屬電極及柵介質(zhì)薄膜的表面進行掩膜處理，確定第二金屬電極及第三金屬電極的位置及形狀；

沉積金屬薄膜；

采用剝離工藝，去除掩膜，在柵介質(zhì)薄膜上形成一第二金屬電極及第三金屬電極。

在所述柵介質(zhì)薄膜上制作第二金屬電極及第三金屬電極后，進一步包括一退火步驟，以形成歐姆接觸。

所述襯底經(jīng)過一清洗干燥步驟。

在襯底上制作第一金屬電極后進一步包括一采用標準的RCA清洗工藝對襯底進行清洗的步驟。

所述柵介質(zhì)薄膜為高介電常數(shù)介質(zhì)薄膜。

所述第一金屬電極的面積及第二金屬電極的面積大于100倍的第三金屬電極的面積。