[發明專利]一種硅通孔的測試結構

在審

• 申請號: 201310743147.5
• 申請日: 2013-12-27
• 公開（公告）號: CN104752406A
• 公開（公告）日: 2015-07-01
• 發明（設計）人: 包小燕;葛洪濤
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L23/544
• 分類號: H01L23/544
• 代理公司: 北京市磐華律師事務所 11336
• 代理人: 董巍;高偉

技術領域

本發明涉及半導體領域，具體地，本發明涉及一種硅通孔的測試結構。

背景技術

在電子消費領域，多功能設備越來越受到消費者的喜愛，相比于功能簡單的設備，多功能設備制作過程將更加復雜，比如需要在電路版上集成多個不同功能的芯片，因而出現了3D集成電路（integrated?circuit，IC）技術，3D集成電路（integrated?circuit，IC）被定義為一種系統級集成結構，將多個芯片在垂直平面方向堆疊，從而節省空間，各個芯片的邊緣部分可以根據需要引出多個引腳，根據需要利用這些引腳，將需要互相連接的的芯片通過金屬線互聯，但是上述方式仍然存在很多不足，比如堆疊芯片數量較多，而且芯片之間的連接關系比較復雜，那么就會需要利用多條金屬線，最終的布線方式比較混亂，而且也會導致體積增加。

因此，目前在所述3D集成電路（integrated?circuit，IC）技術中大都采用硅通孔（Through?Silicon?Via，TSV），硅通孔是一種穿透硅晶圓或芯片的垂直互連，TSV可堆棧多片芯片，在芯片鉆出小洞（制程又可分為先鉆孔及后鉆孔兩種,Via?Fist,Via?Last），從底部填充入金屬，硅晶圓上以蝕刻或雷射方式鉆孔（via），再以導電材料如銅、多晶硅、鎢等物質填滿。從而實現不同硅片之間的互聯。

在半導體器件中由于不同疊層之間通過硅通孔（Through?Silicon?Via，TSV）實現互聯，使得3D集成電路不斷發展，而且器件尺寸不斷縮小，但是仍然存在一些問題，例如通常在對器件測試以后或者在應用較長時間以后，在所述硅通孔處或者附近會引起退化（degradation）或者無效（void）造成接觸不良、不能有效地電連接，影響器件的性能，最終導致器件失效。硅通孔TSV對于3D-IC的發展至關重要，TSV和襯底之間的漏電是表征TSV性能的一個重要方面。

晶圓可接受測試（WAT）是衡量芯片制造過程中各工藝步驟正常與否的最基本檢測手段。常見的測試結構如圖1a-1b所示，其中，圖1a為所述硅通孔測試結構的俯視圖，圖1b為硅通孔測試結構的剖面圖，如圖1a和1b所示，其中所述硅通孔（TSV）103通孔從層間介電層（ILD）貫穿至有源區（AA）106中，接觸孔（CT）105站立在淺溝槽隔離結構（STI）101上包圍硅通孔（TSV）103。其中，所述接觸孔（CT）105通過第一金屬連接端102連接所述測試焊盤（pad）的一端，其中所述硅通孔（TSV）103通過第二金屬連接端104連接所述測試焊盤（pad）的另一端，通過所述測試焊盤（pad），測量二者之間的電流量來判斷TSV的漏電。

現有技術中雖然具有硅通孔的測試結構，但是硅通孔作為較新的工藝，利用傳統的測試結構難免不容易檢測到一些問題。需要設計新的測試結構和測試圖案來更好的檢測硅通孔的性能。

發明內容

在發明內容部分中引入了一系列簡化形式的概念，這將在具體實施方式部分中進一步詳細說明。本發明的發明內容部分并不意味著要試圖限定出所要求保護的技術方案的關鍵特征和必要技術特征，更不意味著試圖確定所要求保護的技術方案的保護范圍。

本發明為了克服目前存在問題，提供了一種硅通孔的測試結構，包括：

半導體襯底；

硅通孔，部分嵌于所述半導體襯底內；

導電材料層，位于所述半導體襯底上方、所述硅通孔的外側并與所述硅通孔相連接；

其中，所述硅通孔以及所述導電材料層構成電容測試結構。

作為優選，所述導電材料層呈環形結構，環繞設置于所述硅通孔的四周。

作為優選，所述導電材料層呈相互隔離的條狀結構，均勻分散設置于所述硅通孔的四周。

作為優選，所述導電材料層包括至少兩個隔離的條狀結構，相對于所述硅通孔呈中心對稱狀設置。

作為優選，每個所述條狀結構的導電材料層均與彼此獨立的測試焊盤相連接。

作為優選，所述測試結構還包括至少兩個測試焊盤，以分別連接所述硅通孔和所述導電材料層。

作為優選，所述硅通孔包括位于中心的導電層和環繞包圍所述導電層的隔離層。

作為優選，所述測試結構還包括層間介電層，所述層間介電層位于所述導電材料層的上方，環繞設置于所述硅通孔的四周。

作為優選，所述測試結構還包括連接通孔，所述測試焊盤通過所述連接通孔與所述導電材料層電連接。

作為優選，所述連接通孔設置于所述層間介電層中。