[發明專利]通用的容錯糾錯電路及其應用的譯碼器和三模冗余電路

有效

• 申請號: 201310740347.5
• 申請日: 2013-12-27
• 公開（公告）號: CN103731130B
• 公開（公告）日: 2017-01-04
• 發明（設計）人: 唐樣洋;張臣雄
• 申請（專利權）人: 華為技術有限公司
• 主分類號: H03K19/003
• 分類號: H03K19/003
• 代理公司: 深圳市深佳知識產權代理事務所(普通合伙)44285
• 代理人: 唐華明

技術領域

本發明涉及集成電路技術領域，特別涉及通用的容錯糾錯電路及其應用的譯碼器和三模冗余電路。

背景技術

隨著電子信息的飛速發展，電子芯片的使用率越來越高，但是電子芯片在使用過程中也會出現軟錯誤或者硬錯誤。

軟錯誤可以理解為電子管的邏輯錯誤，例如由0變為1，或者由1變為0。

硬錯誤可以理解為電子管的永久性邏輯錯誤。

但是，有些領域對于電子芯片的精度要求極高，例如航天航空、醫療和精密儀器等領域。電子芯片無論出現軟錯誤還是硬錯誤都會產生嚴重的后果。

目前現有技術中廣泛使用的容錯技術是三模冗余（TMR，Triple?Modular?Redundancy）。

參見圖1，該圖為現有技術中提供的三模冗余容錯示意圖。

三個模塊（Function）同時執行相同的操作，三個模塊的輸出作為表決器（Voter）的輸入；表決器以多數相同的輸出作為表決系統的正確輸出（Output），通常稱為三取二。

三個模塊中只要不同時出現兩個相同的錯誤，就能掩蔽故障模塊的錯誤，保證系統正確的輸出。由于三個模塊是互相獨立的，兩個模塊同時出現錯誤是極小概率事件，故可以大大提高系統的可靠性。

但是，三模冗余帶來的硬件復雜度至少大于原模塊的復雜度的兩倍以上，其次，當三模冗余模塊自身存在錯誤時，輸出的誤碼率會大幅上升，不具備強糾錯能力。

因此，本領域技術人員需要提供一種通用的容錯糾錯電路及其應用的譯碼器，具有普遍的通用性并且具有很強的糾錯容錯能力。

發明內容

本發明實施例提供一種通用的容錯糾錯電路及其應用的譯碼器和三模冗余電路，具有普遍的通用性，并且具有很強的糾錯容錯能力。

第一方面，本發明實施例提供一種通用的容錯糾錯電路，包括：由邏輯門實現的容錯糾錯單元；

所述容錯糾錯單元的數字輸入信號分別為I₀、I₁…、I_2k-1、I_2k；所述容錯糾錯單元的數字輸出信號分別為O₀、O₁…、O_k-2、O_k-1；所述數字輸入信號和數字輸出信號屬于集合{0,1}；其中，k為正整數；

所述容錯糾錯單元，用于當k=1時，如果I₀=I₁，則O₀=I₀，否則O₀=I₂；當k>1時，如果O_k-2=I_2k-1，則O_k-1=I_2k-1，否則O_k-1=I_2k。

在第一方面的第一種可能的實現方式中，當所述容錯糾錯單元中的k=1時，對應三個數字輸入信號分別為：I₀、I₁、I₂；對應一個數字輸出信號為：O₀；

所述容錯糾錯單元包括：第一與門、第一或門、第二與門和第二或門；

所述第一或門的兩個輸入信號分別為I₀、I₁；

所述第一與門的兩個輸入信號分別為I₀、I₁；

所述第二與門的一個輸入信號I₂，所述第一或門的輸出信號作為所述第二與門的另一個輸入信號；

所述第二與門的輸出信號和第一與門的輸出信號作為所述第二或門的兩個輸入信號；

所述第二或門的輸出信號作為該容錯糾錯單元的輸出信號O₀。

結合第一方面的第一種可能的實現方式，在第二種可能的實現方式中，當所述容錯糾錯單元中的k=3時，對應七個數字輸入信號分別為：I₀、I₁、I₂、I₃、I₄、I₅、I₆；對應三個數字輸出信號分別為：O₀、O₁、O₂；