[發明專利]通用的容錯糾錯電路及其應用的譯碼器和三模冗余電路

有效

• 申請號: 201310740347.5
• 申請日: 2013-12-27
• 公開（公告）號: CN103731130B
• 公開（公告）日: 2017-01-04
• 發明（設計）人: 唐樣洋;張臣雄
• 申請（專利權）人: 華為技術有限公司
• 主分類號: H03K19/003
• 分類號: H03K19/003
• 代理公司: 深圳市深佳知識產權代理事務所(普通合伙)44285
• 代理人: 唐華明

1.一種通用的容錯糾錯電路，其特征在于，包括：由邏輯門實現的容錯糾錯單元；

所述容錯糾錯單元的數字輸入信號分別為I₀、I₁…、I_2k-1、I_2k；所述容錯糾錯單元的數字輸出信號分別為O₀、O₁…、O_k-2、O_k-1；所述數字輸入信號和數字輸出信號屬于集合{0,1}；其中，k為正整數；

所述容錯糾錯單元，用于當k=1時，如果I₀=I₁，則O₀=I₀，否則O₀=I₂；當k>1時，如果O_k-2=I_2k-1，則O_k-1=I_2k-1，否則O_k-1=I_2k。

2.根據權利要求1所述的通用的容錯糾錯電路，其特征在于，當所述容錯糾錯單元中的k=1時，對應三個數字輸入信號分別為：I₀、I₁、I₂；對應一個數字輸出信號為：O₀；

所述容錯糾錯單元包括：第一與門、第一或門、第二與門和第二或門；

所述第一或門的兩個輸入信號分別為I₀、I₁；

所述第一與門的兩個輸入信號分別為I₀、I₁；

所述第二與門的一個輸入信號I₂，所述第一或門的輸出信號作為所述第二與門的另一個輸入信號；

所述第二與門的輸出信號和第一與門的輸出信號作為所述第二或門的兩個輸入信號；

所述第二或門的輸出信號作為該容錯糾錯單元的輸出信號O₀。

3.根據權利要求1所述的通用的容錯糾錯電路，其特征在于，當所述容錯糾錯單元中的k=3時，對應七個數字輸入信號分別為：I₀、I₁、I₂、I₃、I₄、I₅、I₆；對應三個數字輸出信號分別為：O₀、O₁、O₂；

所述容錯糾錯單元包括三個容錯糾錯子單元，分別為第一容錯糾錯子單元、第二容錯糾錯子單元和第三容錯糾錯子單元；每個容錯糾錯子單元均對應三個數字輸入信號和一個數字輸出信號；且每個容錯糾錯子單元均包括：第一與門、第一或門、第二與門和第二或門；

所述第一與門和第一或門的兩個輸入信號均為第一數字輸入信號和第二數字輸入信號；所述第二與門的一個輸入信號為第三數字輸入信號，所述第二與門的另一個輸入信號為第一或門的輸出信號；所述第二與門輸出信號和第一與門的輸出信號作為第二或門的兩個輸入信號；

所述第一容錯糾錯子單元的第一數字輸入信號、第二數字輸入信號和第三數字輸入信號分別為I₀、I₁、I₂；所述第一容錯糾錯子單元的輸出信號為O₀；

所述第二容錯糾錯子單元的第一數字輸入信號、第二數字輸入信號和第三數字輸入信號分別為I₃、I₄、O₀；所述第二容錯糾錯子單元的輸出信號為O₁；

所述第三容錯糾錯子單元的第一數字輸入信號、第二數字輸入信號和第三數字輸入信號分別為I₅、I₆、O₁；所述第三容錯糾錯子單元的輸出信號為O₂。