[發明專利]金屬氧化物半導體器件和制作方法

有效

• 申請號: 201310739748.9
• 申請日: 2013-12-26
• 公開（公告）號: CN103904116B
• 公開（公告）日: 2018-04-24
• 發明（設計）人: 伊藤明
• 申請（專利權）人: 安華高科技通用IP(新加坡)公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/08;H01L21/336;H01L21/762
• 代理公司: 北京律盟知識產權代理有限責任公司11287
• 代理人: 張世俊

技術領域

本公開總體上涉及一種金屬氧化物半導體場效應晶體管（MOSFET）。更具體地，涉及增加橫向擴散金屬氧化物半導體（LDMOS）的擊穿電壓的制作方法和器件構造。

背景技術

硅半導體工藝已開發出用于制造集成電路的復雜的操作。隨著制造工藝技術繼續提升，集成電路的核心以及輸入/輸出（I/O）工作電壓逐漸減小。然而，輔助設備的工作電壓幾乎沒有變化。所述輔助設備包括接口連接至集成電路的裝置。例如，該輔助設備可以是打印機、掃描儀、光盤驅動器、磁帶驅動器、麥克風、揚聲器或者攝像機等。

集成電路可包括有源和無源元件（諸如晶體管、電阻器、電容器以及電感器）的互連陣列，它們利用一系列兼容的工藝集成或者堆積在襯底上。輔助設備可以在比包括在集成電路內的晶體管的擊穿電壓高的電壓下工作。隨著施加在晶體管上的工作電壓的增加，該晶體管最終會被擊穿而導致無法控制的電流增加。電擊穿的不利影響的實例可包括（用于提供一些實例的）擊穿現象、雪崩式擊穿、以及柵極氧化層擊穿。此外，長時間工作在擊穿電壓以上會顯著的降低晶體管的壽命。

發明內容

本公開提供了一種半導體器件，包括：第一阱，嵌入在半導體襯底中；第二阱，嵌入在所述半導體襯底中；柵極結構，在所述第一阱和所述第二阱之上；以及凸起型漏極結構，在所述第二阱之上并與所述第二阱接觸并且與所述柵極結構分開，所述凸起型漏極結構包括在所述第二阱的表面之上的漏極連接點。

上述半導體器件還包括凸起型源極結構，在所述第一阱之上并與所述第一阱接觸，所述凸起型源極結構包括在所述第一阱的表面之上的源極連接點。

在上述半導體器件中，所述第一阱包括至少部分被設置在所述凸起型源極結構和所述柵極結構下方的輕摻雜區域。

在上述半導體器件中，所述第一阱被注入有具有第一導電型的材料；以及其中，所述第二阱被注入有具有第二導電型的材料。

在上述半導體器件中，所述第一導電型是p型，以及所述第二導電型是n型。

在上述半導體器件中，所述凸起型源極結構包括相對于所述輕摻雜區域且在所述輕摻雜區域頂部上的第一高摻雜區域。

在上述半導體器件中，所述凸起型漏極結構包括在所述第二阱頂部上的第二高摻雜區域，并且所述第二高摻雜區域比所述輕摻雜區域被更高地摻雜。

在上述半導體器件中，所述第一高摻雜區域、所述第二高摻雜區域或者兩者具有60nm與100nm之間的厚度。

本公開還提供了一種半導體器件，包括：第一阱，具有第一阱上表面；第二阱，具有第二阱上表面；柵極結構，被設置在所述第一阱上表面和所述第二阱上表面上；以及凸起型源極結構，被設置在所述第一阱之上并與所述第一阱接觸，所述凸起型源極結構具有在至少一個位置比所述第一阱上表面更高的源極上表面。

上述半導體器件還包括凸起型漏極結構，被設置在所述第二阱之上并與所述第二阱接觸，并且具有在至少一個位置比所述第二阱上表面更高的漏極上表面。

在上述半導體器件中，所述柵極結構具有比所述源極上表面和所述漏極上表面更高的柵極上表面。

在上述半導體器件中，所述第二阱包括彼此分開的第一淺溝槽絕緣（STI）區域和第二STI區域。

在上述半導體器件中，凸起型漏極位于所述第一STI區域和所述第二STI區域之間。

在上述半導體器件中，所述第一阱包括部分在所述柵極結構以下且具有低于所述源極上表面的摻雜上表面的輕摻雜區域。

在上述半導體器件中，所述凸起型源極結構和所述凸起型漏極結構分別包括具有60nm與100nm之間的厚度的外延層。

在上述半導體器件中，所述凸起型源極結構和所述凸起型漏極結構分別包括被設置在所述外延層上的硅化物層。

本公開提供了一種用于制作半導體器件的方法，包括：將第一阱嵌入到半導體襯底中；將第二阱嵌入到半導體襯底中；制作部分在所述第一阱和部分在所述第二阱上的柵極結構；以及制作以下中的至少一個：凸起型源極結構，在所述第一阱之上并與所述第一阱接觸，所述凸起型源極結構在所述第一阱的表面之上包括源極連接點；以及凸起型漏極結構，在所述第二阱之上并與所述第二阱接觸并且與所述柵極結構分開，所述凸起型漏極結構包括在所述第二阱的表面之上的漏極連接點。

在上述方法中，制作所述凸起型源極結構、所述凸起型漏極結構或兩者包括制作外延層。

上述方法還包括：在所述外延層上制作硅化物層。