[發明專利]實現多電源上電時序和下電時序的控制裝置及方法有效
| 申請號: | 201310727086.3 | 申請日: | 2013-12-25 |
| 公開(公告)號: | CN103699026A | 公開(公告)日: | 2014-04-02 |
| 發明(設計)人: | 盧謙;李玲 | 申請(專利權)人: | 烽火通信科技股份有限公司 |
| 主分類號: | G05B19/04 | 分類號: | G05B19/04 |
| 代理公司: | 北京捷誠信通專利事務所(普通合伙) 11221 | 代理人: | 魏殿紳;龐炳良 |
| 地址: | 430074 湖北省武*** | 國省代碼: | 湖北;42 |
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| 摘要: | |||
| 搜索關鍵詞: | 實現 電源 時序 控制 裝置 方法 | ||
技術領域
本發明涉及高速光通信產品內部的供電控制領域,具體涉及一種實現多電源上下電時序的控制裝置及方法。
背景技術
隨著社會的進步,光通信產品高速發展,高速的光通信產品對供電的要求較高,光通信產品不僅要求上電時序和下電時序,而且對上電完成的時間都提出了精確的要求。光通信產品上電后,光通信產品的總電源一旦消失,光通信產品的控制芯片就無法工作,進而無法起到控制光通信產品下電的作用;因此,光通信產品的下電時序控制屬于一個較大的難點。
目前,市面上出現的電源管理芯片能夠控制光通信產品的上電時序,但是,電源管理芯片使用時存在以下缺陷:
(1)電源管理芯片無法控制光通信產品的下電時序,電源管理芯片控制光通信產品內部的多個器件時,可控制的上電時間間隔和下電時間間隔只能設置到秒這個數量級,例如2秒,這個時間相對來說較大,精確度較低,電源管理芯片已經難以滿足高速發展的光通信產品的需求。
(2)電源管理芯片的上電時序和下電時間間隔是固定的,使用者無法根據實際需求調整光通信產品內部器件的上電時間間隔和下電時間間隔,電源管理芯片能管理的時間間隔與光通信產品內部器件實際需求的時間間隔不符,這時就不能采用電源管理芯片。
發明內容
針對現有技術中存在的缺陷,本發明的目的在于提供一種實現多電源上電時序和下電時序的控制裝置及方法,不僅能夠精確控制光通信產品的上電時序和下電時序,而且能夠精確的控制上電時間間隔和下點時間間隔,滿足使用者的需求,工作質量較好。
為達到以上目的,本發明采取的技術方案是:一種實現多電源上電時序和下電時序的控制裝置,包括電源、電源轉換芯片、比較器U1、可編程邏輯器件、第一分壓電阻R1、第二分壓電阻R2、第三分壓電阻R3和第四分壓電阻R4、電容C1、第一下拉電阻R5、第二下拉電阻R6、第三下拉電阻R7、第一電源芯片、第二電源芯片和第三電源芯片;比較器U1包括正供電管腳和負供電管腳;可編程邏輯器件包括電源端、輸入接口、第一輸出接口、第二輸出接口、第三輸出接口和接地端;
所述電源的正極與電源轉換芯片的輸入端相連,電源的負極接地;所述電源轉換芯片的輸出端通過第一分壓電阻R1分別與第二分壓電阻R2、比較器U1的反相輸入端相連,第二分壓電阻R2遠離比較器U1的一端接地;所述電源轉換芯片的輸入端通過第三分壓電阻R3分別與第四分壓電阻R4、比較器U1的同相輸入端相連,第四分壓電阻R4遠離比較器U1的一端接地;
所述比較器U1的正供電管腳與電源轉換芯片的輸出端相連,比較器U1的正供電管腳通過電容C1接地,比較器U1的負供電管腳接地,比較器U1的輸出端與可編程邏輯器件的輸入接口相連;可編程邏輯器件的第一輸出接口與第一電源芯片的第一使能管腳相連,第一使能管腳通過第一下拉電阻R5接地;可編程邏輯器件的第二輸出接口與第二電源芯片的第二使能管腳相連,第二使能管腳通過第二下拉電阻R6接地;可編程邏輯器件的第三輸出接口與第三電源芯片的第三使能管腳相連,第三使能管腳通過第三下拉電阻R7接地;可編程邏輯器件的電源端與電源轉換芯片的輸出端相連,可編程邏輯器件的接地端接地。
在上述技術方案的基礎上,所述第一分壓電阻R1的阻值為10kΩ,第二分壓電阻R2的阻值為30.1kΩ,第三分壓電阻R3的阻值為30.1kΩ,第四分壓電阻R4的阻值為10kΩ。
在上述技術方案的基礎上,所述電容C1的容量為0.1μF。
在上述技術方案的基礎上,所述第一下拉電阻R5的阻值為10kΩ或者4.75kΩ,第二下拉電阻R6的阻值為10kΩ或者4.75kΩ,第三下拉電阻R7的阻值為10kΩ或者4.75kΩ。
一種上述裝置的實現多電源上電時序和下電時序的控制方法,其特征在于,包括以下步驟:
A、電源輸向電源轉換芯片的輸入端輸入電源電壓,電源轉換芯片將電源電壓轉化為輸出電壓;輸出電壓通過第一分壓電阻R1和第二分壓電阻R2分壓,產生反相輸入電壓輸入至比較器U1的反相輸入端;電源電壓通過第三分壓電阻R3和第四分壓電阻R4分壓,產生同相輸入電壓輸入至比較器U1的同相輸入端;
B、比較器U1的輸出端輸出指示信號至可編程邏輯器件的輸入接口;根據可編程邏輯器件預設第一上電間隔時間、第二上電間隔時間、第一下電間隔時間和第二下電間隔時間;
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