[發明專利]用于嵌入式系統的指令存儲裝置

有效

• 申請號: 201310722461.5
• 申請日: 2013-12-24
• 公開（公告）號: CN103810116B
• 公開（公告）日: 2017-06-20
• 發明（設計）人: 鄭茳;肖佐楠;匡啟和;竺際隆;張艷麗;李利
• 申請（專利權）人: 蘇州國芯科技有限公司
• 主分類號: G06F12/0893
• 分類號: G06F12/0893;G06F12/0868
• 代理公司: 蘇州創元專利商標事務所有限公司32103
• 代理人: 馬明渡,王健

技術領域

本發明涉及嵌入式系統領域，具體涉及一種用于嵌入式系統的指令存儲裝置。

背景技術

目前針對指令Cache的實現主要包括以下幾種：內嵌在CPU中，通過CPU執行特殊的Cache指令來實現Cache的flush等操作；還有就是獨立在CPU外部的片上指令Cache，但其屬性等狀態信息和數據、地址信息一起存儲到一塊memory中，當用戶讀取指令后，讀入的指令會填充到Cache內部的一個cache line中，此后如果用戶對外部的存儲設備執行編程操作，為了保證外部存儲器與cache的一致性，就需要flush整塊memory，這樣帶來的后果就是效率低下，因為用戶需要對指令存儲器的編程操作及其少，如果因為編程操作導致用戶flush整塊memory，不僅耗時較長，而且嚴重降低了整個系統的性能。

發明內容

本發明目的是提供一種用于嵌入式系統的指令存儲裝置，該用于嵌入式系統的指令存儲裝置不僅可以方便的清除指令段，而且在CPU對指令存儲器執行編程操作后，可以支持僅清除掉緩存中該編程地址對應的指令段，大大縮短了原有技術在遇到CPU對指令存儲器執行編程操作時需要清除指令段的時間，而且只會清除被修改的指令段，不會影響緩存里其他的內容，不會對系統性能造成大的影響。

為達到上述目的，本發明采用的技術方案是：一種用于嵌入式系統的指令存儲裝置，包括CPU處理單元、用于存儲指令信息的指令存儲器和存放有若干個指令段的高速緩存單元；所述高速緩存單元包括地址路徑模塊、數據路徑模塊、控制邏輯模塊、隨機存儲器和狀態寄存器；所述地址路徑模塊位于CPU處理單元和指令存儲器之間，用于將來自CPU處理單元的讀/編程地址信息傳輸到指令存儲器；所述數據路徑模塊位于CPU處理單元和指令存儲器之間，用于響應CPU處理單元的讀請求將位于指令存儲器內指令信息傳輸給CPU處理單元，或者，響應CPU處理單元發出的指令編程操作，改變指令存儲器內的指令內容；所述控制邏輯模塊根據來自CPU處理單元的讀/編程控制信號和來自指令存儲器的響應信號，控制地址路徑模塊和數據路徑模塊；

所述指令段由指令地址位、指令狀態位和指令信息位組成，所述指令信息位用于存儲來自指令存儲器的指令信息，所述指令地址位用于存儲指令信息位中指令信息在指令存儲器中對應的指令地址信息，所述指令狀態位用于標識所述指令段中指令信息是否有效，所述狀態寄存器用于集中存放若干個指令段中各自的有效狀態信息；

所述隨機存儲器包括指令信息存儲區、指令地址存儲區，所述指令信息存儲區用于集中存放所述若干個指令段中各自的指令信息，所述指令地址存儲區用于集中存放所述若干個指令段中各自的指令地址信息；

當CPU處理單元向所述指令存儲器進行指令編程操作時，如果指令地址存儲區內指令地址信息與所述指令編程操作的地址匹配，則狀態寄存器中相應的指令狀態位置“0”即無效；

當CPU處理單元向所述指令存儲器讀指令信息時，待讀指令地址與隨機存儲器中指令地址存儲區進行比較，如果待讀指令地址與其中一個地址匹配且該指令地址對應狀態寄存器的指令狀態位有效時，指令段匹配成功，由指令信息存儲區輸出數據通過數據路徑模塊傳輸給CPU處理單元，同時控制邏輯會生成對應的總線應答信號輸出給處理器；否則，指令段匹配失敗，所述指令讀操作被bypass到指令存儲器，由指令存儲器輸出數據通過數據路徑模塊傳輸給CPU處理單元，同時，讀出的指令信息會根據其地址填充到所述指令信息存儲區相應位置，指令地址存儲區存放讀出的指令信息在指令存儲器的地址信息，且狀態寄存器中相應的指令狀態位置“1”即有效。

上述技術方案中的進一步改進方案如下：

上述方案中，所述指令信息位存放至少2個指令信息。

由于上述技術方案運用，本發明與現有技術相比具有下列優點和效果：

本發明用于嵌入式系統的指令存儲裝置，其不僅可以方便的flush cache，而且在CPU對指令存儲器執行編程操作后，可以支持僅flush掉Cache中該編程地址對應的cache line，大大縮短了原有技術在遇到CPU對指令存儲器執行編程操作時需要flush cache的時間，而且只會flush被修改的cache line，不會影響cache里其他的內容，不會對系統性能造成大的影響。

附圖說明

附圖1為本發明用于嵌入式系統的指令存儲裝置結構示意圖；

附圖2為本發明用于嵌入式系統的指令存儲裝置局部示意圖。