[發(fā)明專利]用于嵌入式系統(tǒng)的指令存儲裝置

有效

• 申請?zhí)枺?/td>: 201310722461.5
• 申請日: 2013-12-24
• 公開（公告）號: CN103810116B
• 公開（公告）日: 2017-06-20
• 發(fā)明（設計）人: 鄭茳;肖佐楠;匡啟和;竺際隆;張艷麗;李利
• 申請（專利權）人: 蘇州國芯科技有限公司
• 主分類號: G06F12/0893
• 分類號: G06F12/0893;G06F12/0868
• 代理公司: 蘇州創(chuàng)元專利商標事務所有限公司32103
• 代理人: 馬明渡,王健

1.一種用于嵌入式系統(tǒng)的指令存儲裝置，包括CPU處理單元（1）、用于存儲指令信息的指令存儲器（2）和存放有若干個指令段的高速緩存單元（3）；其特征在于：所述高速緩存單元（3）包括地址路徑模塊（4）、數(shù)據(jù)路徑模塊（5）、控制邏輯模塊（6）、隨機存儲器（8）和狀態(tài)寄存器（7）；所述地址路徑模塊（4）位于CPU處理單元（1）和指令存儲器（2）之間，用于將來自CPU處理單元（1）的讀/編程地址信息傳輸?shù)街噶畲鎯ζ鳎?）；所述數(shù)據(jù)路徑模塊（5）位于CPU處理單元（1）和指令存儲器（2）之間，用于響應CPU處理單元（1）的讀請求將位于指令存儲器（2）內的指令信息傳輸給CPU處理單元（1），或者，響應CPU處理單元（1）發(fā)出的指令編程操作，改變指令存儲器（2）內的指令內容；所述控制邏輯模塊（6）根據(jù)來自CPU處理單元（1）的讀/編程控制信號和來自指令存儲器（2）的響應信號，控制地址路徑模塊（4）和數(shù)據(jù)路徑模塊（5）；

所述指令段由指令地址位、指令狀態(tài)位和指令信息位組成，所述指令信息位用于存儲來自指令存儲器（2）的指令信息，所述指令地址位用于存儲指令信息位中指令信息在指令存儲器（2）中對應的指令地址信息，所述指令狀態(tài)位用于標識所述指令段中指令信息是否有效，所述狀態(tài)寄存器（7）用于集中存放若干個指令段中各自的有效狀態(tài)信息；

所述隨機存儲器（8）包括指令信息存儲區(qū)（81）、指令地址存儲區(qū)（82），所述指令信息存儲區(qū)（81）用于集中存放所述若干個指令段中各自的指令信息，所述指令地址存儲區(qū)（82）用于集中存放所述若干個指令段中各自的指令地址信息；

當CPU處理單元（1）向所述指令存儲器（2）進行指令編程操作時，如果指令地址存儲區(qū)（82）內指令地址信息與所述指令編程的地址匹配，則狀態(tài)寄存器（7）中相應的指令狀態(tài)位置“0”即無效；

當CPU處理單元（1）向所述指令存儲器（2）讀指令信息時，待讀指令地址與隨機存儲器（8）中指令地址存儲區(qū)（82）進行比較，如果待讀指令地址與其中一個地址匹配且該指令地址對應狀態(tài)寄存器（7）的指令狀態(tài)位有效時，指令段匹配成功，由指令信息存儲區(qū)（81）輸出數(shù)據(jù)通過數(shù)據(jù)路徑模塊（5）傳輸給CPU處理單元（1），同時控制邏輯會生成對應的總線應答信號輸出給處理器；否則，指令段匹配失敗，所述指令讀操作被bypass到指令存儲器（2），由指令存儲器（2）輸出數(shù)據(jù)通過數(shù)據(jù)路徑模塊（5）傳輸給CPU處理單元（1），同時，讀出的指令信息會根據(jù)其地址填充到所述指令信息存儲區(qū)（81）相應位置，指令地址存儲區(qū)（82）存放讀出的指令信息在指令存儲器（2）的地址信息，且狀態(tài)寄存器（7）中相應的指令狀態(tài)位置“1”即有效；

在 CPU 執(zhí)行指令編程操作時，在地址匹配時需要將狀態(tài)置” 0 ”無效，并且，需要 CPU 處理單元在執(zhí)行指令編程操作時，控制邏輯、數(shù)據(jù)路徑模塊和地址路徑模塊會直接將總線控制信號、寫數(shù)據(jù)和地址總線旁路到指令存儲器，實現(xiàn)對指令存儲器的指令編程操作；

在執(zhí)行編程操作的同時，寫地址會被記錄在寫訪問記錄寄存器中，該寄存器的狀態(tài)位同時置位；可以查詢該寄存器，如果需要清除該寫地址對應的 cache 中的數(shù)據(jù)項，只需要向狀態(tài)位寫“1”即可以實現(xiàn)該寫地址對應的緩存線的清除。

2.根據(jù)權利要求1所述的指令存儲裝置，其特征在于：所述指令信息位存放至少2個指令信息。