[發(fā)明專(zhuān)利]一種MOS晶體管結(jié)構(gòu)及其制造方法

在審

• 申請(qǐng)?zhí)枺?/td>: 201310714649.5
• 申請(qǐng)日: 2013-12-20
• 公開(kāi)（公告）號(hào): CN104733319A
• 公開(kāi)（公告）日: 2015-06-24
• 發(fā)明（設(shè)計(jì)）人: 李睿;尹海洲;劉云飛
• 申請(qǐng)（專(zhuān)利權(quán)）人: 中國(guó)科學(xué)院微電子研究所
• 主分類(lèi)號(hào): H01L21/336
• 分類(lèi)號(hào): H01L21/336;H01L21/28;H01L29/78;H01L29/423
• 代理公司: 北京漢昊知識(shí)產(chǎn)權(quán)代理事務(wù)所(普通合伙) 11370
• 代理人: 朱海波

技術(shù)領(lǐng)域

本發(fā)明涉及一種半導(dǎo)體器件結(jié)構(gòu)及其制造方法，具體地，涉及一種MOS晶體管結(jié)構(gòu)及其制造方法。

技術(shù)背景

在MOSFET結(jié)構(gòu)中，柵極寄生電容是影響器件頻率響應(yīng)和開(kāi)關(guān)速度的關(guān)鍵性因素，決定柵極RC延時(shí)以及RF頻率響應(yīng)。為了提高器件性能，我們需要盡可能地減小MOSFET的寄生電容，而隨著器件尺寸日益減小，寄生電容的影響越來(lái)越顯著，進(jìn)一步減小器件的寄生電容能夠顯著改善器件性能。

寄生電容是由器件的物理結(jié)構(gòu)直接決定的，其大小與器件的尺寸直接相關(guān)。如圖1所示，柵極寄生電容主要包括三部分：即內(nèi)邊緣寄生電容C_if，外邊緣寄生電容C_of以及重疊寄生電容C_ov。其中，外邊緣寄生電容C_of是柵寄生電容中最主要的部分，它的大小與柵極長(zhǎng)度、柵極高度以及柵與源漏之間的填充材料密切相關(guān)。受諸多限制，對(duì)于特定尺寸的器件，其柵極長(zhǎng)度和柵極高度無(wú)法進(jìn)一步縮小，器件結(jié)構(gòu)的改變也會(huì)引起很多其他的負(fù)面效應(yīng)，器件的寄生電容很難被進(jìn)一步減小。

基于這一問(wèn)題，本發(fā)明提供了一種新型半導(dǎo)體結(jié)構(gòu)，在形成層間介質(zhì)層之后刻蝕掉側(cè)墻，在柵極與源漏區(qū)上方的層間介質(zhì)層中形成空位，用空氣取代之前的側(cè)墻材料，有效地減小了外部邊緣區(qū)域材料的介電常數(shù)，同時(shí)削弱了源漏區(qū)與柵極之間的電容耦合效應(yīng)，從而有效地減小了寄生電容，優(yōu)化了器件性能。

發(fā)明內(nèi)容

本發(fā)明提供了一種MOS晶體管結(jié)構(gòu)及其制作方法，減小了寄生電容，優(yōu)化了器件性能。具體地，本發(fā)明提供的制造方法包括以下步驟：

a.提供半導(dǎo)體襯底和偽柵疊層，在所述偽柵疊層兩側(cè)的襯底中具有源漏擴(kuò)展區(qū)；

b.在所述偽柵疊層兩側(cè)形成淀積第一側(cè)墻部分；

c.在所述淀積第一側(cè)墻部分垂直于襯底的表面上形成第二側(cè)墻部分；

d.去除所述第一側(cè)墻部分位于偽柵疊層頂部以及源漏擴(kuò)展區(qū)上位于第二側(cè)墻部分外側(cè)的部分，形成側(cè)墻；

e.在偽柵疊層兩側(cè)的襯底中形成源漏區(qū)，并在所述源漏區(qū)上方形成層間介質(zhì)層；

f.去除所述偽柵疊層以形成開(kāi)口，并在并在所述開(kāi)口中填充柵極疊層；

g.去除所述側(cè)墻，形成空位；

h.在所述層間介質(zhì)層和偽柵疊層上淀積犧牲材料層，并進(jìn)行化學(xué)機(jī)械拋光，直至露出柵極疊層頂部。

其中，在步驟b中，所述第一側(cè)墻部分的材料為氮化硅。

其中，在步驟b中，所述第一側(cè)墻部分的厚度為10～30nm。

其中，在步驟c中，所述第二側(cè)墻部分與第二側(cè)墻部分的材料相同。

其中，在步驟d中，所述去除第一側(cè)墻部分的方法是各向異性刻蝕。

其中，在步驟d中，所述層間介質(zhì)層的材料與側(cè)墻的材料不同。

其中，在步驟d中，所述層間介質(zhì)層的材料為氧化硅。

其中，在步驟g中，所述去除側(cè)墻的方法是選擇性刻蝕。

其中，在步驟h中，所述犧牲材料層的材料與層間介質(zhì)層相同。

相應(yīng)的，本發(fā)明還提供了一種MOS晶體管結(jié)構(gòu)，包括：

襯底；

柵極疊層，位于所述襯底上方；

源漏區(qū)，位于所述柵極疊層兩側(cè)襯底中；

層間介質(zhì)層，覆蓋所述源漏區(qū)；

空位，位于所述柵極疊層兩側(cè)，被所述層間介質(zhì)層和襯底包圍；以及

蓋層，覆蓋所述空位頂部。

其中，所述空位與層間介質(zhì)層相鄰的面為弧形，其頂部的寬度小于底部的寬度。

其中，所述空位頂部的寬度為10～30nm，頂部與底部的寬度差為30～60nm。

其中，所述的厚度小于5nm。

根據(jù)本發(fā)明提供的MOS晶體管結(jié)構(gòu)，在形成層間介質(zhì)層之后刻蝕掉側(cè)墻，在柵極與源漏區(qū)上方的層間介質(zhì)層中形成空位，用空氣取代之前的側(cè)墻材料，有效地減小了外部邊緣區(qū)域材料的介電常數(shù)，同時(shí)削弱了源漏區(qū)與柵極之間的電容耦合效應(yīng)，從而有效地減小了寄生電容，優(yōu)化了器件性能。

附圖說(shuō)明

通過(guò)閱讀參照以下附圖所作的對(duì)非限制性實(shí)施例所作的詳細(xì)描述，本發(fā)明的其它特征、目的和優(yōu)點(diǎn)將會(huì)變得更明顯：

圖1為MOS器件柵寄生電容的示意圖；

圖2～圖12為根據(jù)本發(fā)明的一個(gè)具體實(shí)施方式的MOS器件各個(gè)制造階段的剖面圖。

附圖中相同或相似的附圖標(biāo)記代表相同或相似的部件。

具體實(shí)施方式

為使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面將結(jié)合附圖對(duì)本發(fā)明的實(shí)施例作詳細(xì)描述。