[發(fā)明專利]集成電路充電驅動器及其制造方法

有效

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• 申請日: 2013-12-20
• 公開（公告）號: CN103681513A
• 公開（公告）日: 2014-03-26
• 發(fā)明（設計）人: 汪義;曾蘊浩;王煒;胡舜濤;王強;羅菊亞;張宏林
• 申請（專利權）人: 上海嶺芯微電子有限公司
• 主分類號: H01L21/8249
• 分類號: H01L21/8249;H01L27/06
• 代理公司: 上海專利商標事務所有限公司 31100
• 代理人: 陸勍

技術領域

本發(fā)明涉及集成電路充電驅動器及其制造方法。特別是，本發(fā)明涉及一種自隔離、耐高壓的集成功率PNP和高壓NMOSFET的集成電路充電驅動器及其制造方法。

背景技術

在集成電路制造領域中，隨著功率器件的不斷發(fā)展進步，應用電路也越來越復雜，對控制電路和驅動技術的要求也越來越高。雖然單個功率器件的效率提高了、控制簡化了，但電路的復雜性給使用者提出了新的要求。為便于使用功率器件，功率模塊應運而生。功率模塊的設計目的是將功率器件的配置、散熱，以及驅動問題在模塊中解決，為用戶提供易于使用、可靠的功率驅動電路芯片。功率器件的驅動技術已走過從電流驅動到電壓驅動，光電轉換到高壓集成電路的發(fā)展階段。在雙極晶體管的電流驅動時代，由于損耗很大，為使模塊體積盡可能小，省略了驅動和保護電路，由客戶外配。但功率模塊的體積還是很大，雜散電感的影響也限制了其向高頻發(fā)展，這些缺陷限制了功率模塊的推廣和發(fā)展。

功率驅動電路芯片的發(fā)展，首先由于采用電壓驅動方式，器件的驅動更易于實現(xiàn)，其次效率的提高使小型化成為可能。高壓集成電路技術的應用更是使功率驅動技術產生了質的飛躍。同時驅動功率的不斷下降、驅動電路占位空間的大幅減小都有助于推動在一個芯片模塊內集成驅動電路與功率器件。

從另一方面看，在掌握技術的同時需要付出昂貴的代價。如果將開發(fā)成本再分攤到功率器件和驅動電路中，將失去價格優(yōu)勢，但相對于獨立開發(fā)而言，整合開發(fā)的成本將大幅度降低，只需要一次投入，大部分開發(fā)成本和風險都將轉移到產品的制造上，再通過工藝過程的優(yōu)化，可以有機會實現(xiàn)成本大幅降低。

發(fā)明內容

針對業(yè)界的上述需求，本發(fā)明提出了一種自隔離、耐高壓的集成功率PNP和高壓NMOSFET的集成電路充電驅動器及其制造方法的方案。一方面，本發(fā)明采用同一個新型簡化的BCD工藝平臺實現(xiàn)縱向功率PNP管和橫向高壓LDMOS驅動管的集成，極大縮減了成本。另一方面，本發(fā)明還針對手機充電應用提供了一種可兼容分立器件的應用方案，令裝配使用更簡單，一顆充電驅動芯片可替換兩顆分立器件的元器件。

根據(jù)本發(fā)明的一個方面，提供了一種集成電路充電驅動器的制造方法，所述集成電路充電驅動器集成有PNP管和NMOSFET管，該制造方法包括：

a.提供基板，所述基板是p+/p-型外延基板并用作所述PNP管的集電極，所述基板包含PNP區(qū)和NMOSFET區(qū)；

b.在所述基板的NMOSFET區(qū)中形成n型埋層;

c.分別在所述PNP區(qū)的兩側和所述NMOSFET區(qū)的兩側形成p型下隔離；

d.沉積n-外延，所述n-外延由所述p型下隔離隔斷以形成n-外延島；

e.在所述p型下隔離上形成p型上隔離，所述p型上隔離在所述NMOSFET區(qū)中進一步用作p阱，且所述n型埋層位于NMOSFET的p阱下方；

f.在所述n-外延島上形成多個n+區(qū)，所述PNP區(qū)中的n+區(qū)用作基極且所述NMOSFET區(qū)中的n+區(qū)分別用作源極和漏極；

g.在所述n-外延島上形成多個p+區(qū)，所述PNP區(qū)中的p+區(qū)用作發(fā)射極以形成所述PNP管，且所述NMOSFET區(qū)中的p+區(qū)用作p阱；以及

h.在所述NMOSFET區(qū)上進一步形成柵極，以形成所述NMOSFET管。

較佳地，在上述的制造方法的上述步驟d中，所述n-外延的濃度和厚度被調節(jié)為使得所述PNP管的beta值大于100且共發(fā)射極組態(tài)的擊穿電壓大于20V。

較佳地，在上述的制造方法的上述步驟e中，所述p型上隔離的注入劑量被調節(jié)為使得NMOSFET管的開啟電壓為1V。

較佳地，在上述的制造方法的上述步驟f中，在所述n-外延島上形成多個n+區(qū)的同時進行所述PNP管的基極引出以及所述NMOSFET管的源極和漏極引出。

較佳地，在上述的制造方法的上述步驟g中，在所述n-外延島上形成多個p+區(qū)的同時進行所述PNP管的發(fā)射極引出以及所述NMOSFET管的p阱引出。

較佳地，上述的制造方法的上述步驟h進一步包括：h1.在所述NMOSFET區(qū)上淀積TEOS；h2.在TEOS層上刻蝕出柵氧位置區(qū)域；以及h3.在所述柵氧位置區(qū)域上進行柵氧化工藝。

較佳地，在上述的制造方法的上述步驟h中，省略了場氧化和硅柵MOS工藝。

較佳地，在上述的制造方法中，省略了高壓阱工藝和NTUB工藝。