[發(fā)明專(zhuān)利]一種通用的協(xié)議轉(zhuǎn)換裝置及方法

無(wú)效

• 申請(qǐng)?zhí)枺?/td>: 201310711623.5
• 申請(qǐng)日: 2013-12-20
• 公開(kāi)（公告）號(hào): CN103685292A
• 公開(kāi)（公告）日: 2014-03-26
• 發(fā)明（設(shè)計(jì)）人: 魏長(zhǎng)安;許永輝;趙嘉宇;謝東周;鄧舒予;姜守達(dá)
• 申請(qǐng)（專(zhuān)利權(quán)）人: 哈爾濱工業(yè)大學(xué)
• 主分類(lèi)號(hào): H04L29/06
• 分類(lèi)號(hào): H04L29/06
• 代理公司: 哈爾濱市松花江專(zhuān)利商標(biāo)事務(wù)所 23109
• 代理人: 岳泉清

技術(shù)領(lǐng)域

本發(fā)明屬于虛擬仿真試驗(yàn)領(lǐng)域。

背景技術(shù)

分布式虛擬仿真試驗(yàn)基于以太網(wǎng)構(gòu)建，由大量虛擬、半實(shí)物、實(shí)裝設(shè)備參與。在實(shí)裝設(shè)備參與虛擬仿真試驗(yàn)時(shí)，由于實(shí)裝設(shè)備的數(shù)據(jù)格式與虛擬試驗(yàn)系統(tǒng)的數(shù)據(jù)格式不匹配，需要進(jìn)行協(xié)議轉(zhuǎn)換。針對(duì)該問(wèn)題，一種解決方案是使用接口板卡將試驗(yàn)設(shè)備連接到計(jì)算機(jī)，并在計(jì)算機(jī)上開(kāi)發(fā)協(xié)議轉(zhuǎn)換軟件，但軟件轉(zhuǎn)換存在效率較低、產(chǎn)生較大時(shí)間延遲且延遲時(shí)間不確定等缺點(diǎn)。而在實(shí)時(shí)性要求較高的仿真試驗(yàn)中，數(shù)據(jù)與指令傳輸?shù)膶?shí)時(shí)性和設(shè)備響應(yīng)的實(shí)時(shí)性對(duì)于仿真試驗(yàn)的成敗有著決定性的影響；因此，有必要研制基于硬件的實(shí)時(shí)協(xié)議轉(zhuǎn)換裝置。此外，針對(duì)不同的仿真試驗(yàn)系統(tǒng)及仿真試驗(yàn)實(shí)裝設(shè)備，開(kāi)發(fā)不同的協(xié)議轉(zhuǎn)換裝置，不僅會(huì)大大降低試驗(yàn)系統(tǒng)構(gòu)建效率，還將浪費(fèi)大量人力、物力、財(cái)力。

發(fā)明內(nèi)容

本發(fā)明是為了解決現(xiàn)有通過(guò)軟件進(jìn)行協(xié)議轉(zhuǎn)換的方法存在轉(zhuǎn)換效率和轉(zhuǎn)換精度低的問(wèn)題，本發(fā)明提供了一種通用的協(xié)議轉(zhuǎn)換裝置及方法。

一種通用的協(xié)議轉(zhuǎn)換裝置，它包括兩個(gè)JTAG接口模塊、96針擴(kuò)展接口模塊、RJ45接口模塊、FPGA、信號(hào)處理器和存儲(chǔ)器，

所述的其中一個(gè)JTAG接口模塊的燒寫(xiě)程序信號(hào)輸出端與FPGA燒寫(xiě)程序信號(hào)輸入端連接，另一個(gè)JTAG接口模塊的燒寫(xiě)程序信號(hào)輸出端與信號(hào)處理器燒寫(xiě)程序信號(hào)輸入端連接，

96針擴(kuò)展接口模塊的上行協(xié)議數(shù)據(jù)信號(hào)輸出端與FPGA4上行協(xié)議數(shù)據(jù)信號(hào)輸入端連接，96針擴(kuò)展接口模塊的下行協(xié)議數(shù)據(jù)信號(hào)輸入端與FPGA4下行協(xié)議數(shù)據(jù)信號(hào)輸出端連接，

FPGA的中斷信號(hào)輸出端與信號(hào)處理器的中斷信號(hào)輸入端連接，F(xiàn)PGA的匹配結(jié)果信號(hào)輸出端與信號(hào)處理器的匹配結(jié)果信號(hào)輸入端連接，F(xiàn)PGA的上下協(xié)議數(shù)據(jù)輸入輸出端與信號(hào)處理器的上下協(xié)議數(shù)據(jù)輸入輸出端連接，

存儲(chǔ)器的配置數(shù)據(jù)信號(hào)輸出端與FPGA的配置數(shù)據(jù)信號(hào)輸入端連接，所述的存儲(chǔ)器的協(xié)議描述文件信號(hào)輸出端同時(shí)與FPGA的協(xié)議描述文件信號(hào)輸入端和信號(hào)處理器5的協(xié)議描述文件信號(hào)輸入端連接，所述的存儲(chǔ)器的存儲(chǔ)信號(hào)輸入輸出端與信號(hào)處理器的存儲(chǔ)信號(hào)輸入輸出端連接，所述的RJ45接口模塊的上位機(jī)通信信號(hào)輸入輸出端與信號(hào)處理器的上位機(jī)通信信號(hào)輸入輸出端連接。

所述的FPGA包括接收緩存單元、協(xié)議匹配模塊、寄存器模塊和發(fā)送緩存單元，

所述的接收緩存單元的數(shù)據(jù)信號(hào)輸入端與協(xié)議匹配模塊數(shù)據(jù)信號(hào)輸入端連接后作為FPGA上行協(xié)議數(shù)據(jù)信號(hào)輸入端，接收緩存單元的上行協(xié)議數(shù)據(jù)信號(hào)輸入端和發(fā)送緩存單元下行協(xié)議數(shù)據(jù)信號(hào)輸入均作為的上下協(xié)議數(shù)據(jù)輸入輸出端與信號(hào)處理器的上下協(xié)議數(shù)據(jù)輸入輸出端連接，

發(fā)送緩存單元的數(shù)據(jù)信號(hào)輸出端作為FPGA下行協(xié)議數(shù)據(jù)信號(hào)輸出端，

寄存器模塊的中斷信號(hào)輸出端作為FPGA的中斷信號(hào)輸出端，

寄存器模塊的匹配結(jié)果信號(hào)輸出端作為FPGA的匹配結(jié)果信號(hào)輸出端。

一種通用的協(xié)議轉(zhuǎn)換方法，它是基于下述裝置實(shí)現(xiàn)的，所述裝置包括兩個(gè)JTAG接口模塊、96針擴(kuò)展接口模塊、RJ45接口模塊、FPGA、信號(hào)處理器和存儲(chǔ)器，

其中一個(gè)JTAG接口模塊的燒寫(xiě)程序信號(hào)輸出端與FPGA燒寫(xiě)程序信號(hào)輸入端連接，另一個(gè)JTAG接口模塊的燒寫(xiě)程序信號(hào)輸出端與信號(hào)處理器燒寫(xiě)程序信號(hào)輸入端連接，

96針擴(kuò)展接口模塊的上行協(xié)議數(shù)據(jù)信號(hào)輸出端與FPGA上行協(xié)議數(shù)據(jù)信號(hào)輸入端連接，96針擴(kuò)展接口模塊的下行協(xié)議數(shù)據(jù)信號(hào)輸入端與FPGA下行協(xié)議數(shù)據(jù)信號(hào)輸出端連接，

FPGA的中斷信號(hào)輸出端與信號(hào)處理器的中斷信號(hào)輸入端連接，F(xiàn)PGA的匹配結(jié)果信號(hào)輸出端與信號(hào)處理器的匹配結(jié)果信號(hào)輸入端連接，F(xiàn)PGA的上下協(xié)議數(shù)據(jù)輸入輸出端與信號(hào)處理器的上下協(xié)議數(shù)據(jù)輸入輸出端連接，

存儲(chǔ)器的配置數(shù)據(jù)信號(hào)輸出端與FPGA的配置數(shù)據(jù)信號(hào)輸入端連接，所述的存儲(chǔ)器的協(xié)議描述文件信號(hào)輸出端同時(shí)與FPGA的協(xié)議描述文件信號(hào)輸入端和信號(hào)處理器的協(xié)議描述文件信號(hào)輸入端連接，所述的存儲(chǔ)器的存儲(chǔ)信號(hào)輸入輸出端與信號(hào)處理器的存儲(chǔ)信號(hào)輸入輸出端連接，所述的RJ45接口模塊的上位機(jī)通信信號(hào)輸入輸出端與信號(hào)處理器的上位機(jī)通信信號(hào)輸入輸出端連接；

信號(hào)處理器包括協(xié)議轉(zhuǎn)換模塊、TCP網(wǎng)絡(luò)接口模塊和協(xié)議存儲(chǔ)及加載模塊，

協(xié)議存儲(chǔ)及加載模塊通過(guò)從存儲(chǔ)器中讀寫(xiě)協(xié)議描述文件，用于加載或存儲(chǔ)協(xié)議描述文件，為協(xié)議轉(zhuǎn)換做準(zhǔn)備；

協(xié)議轉(zhuǎn)換模塊，用于對(duì)協(xié)議數(shù)據(jù)包進(jìn)行元素位置重排和函數(shù)處理操作，將試驗(yàn)設(shè)備的硬件數(shù)據(jù)包轉(zhuǎn)換為可供虛擬試驗(yàn)系統(tǒng)使用的資源，并把虛擬試驗(yàn)系統(tǒng)的資源轉(zhuǎn)換為試驗(yàn)設(shè)備識(shí)別的硬件數(shù)據(jù)包；