[發(fā)明專利]一種通用的協(xié)議轉(zhuǎn)換裝置及方法

無效

• 申請(qǐng)?zhí)枺?/td>: 201310711623.5
• 申請(qǐng)日: 2013-12-20
• 公開（公告）號(hào): CN103685292A
• 公開（公告）日: 2014-03-26
• 發(fā)明（設(shè)計(jì)）人: 魏長(zhǎng)安;許永輝;趙嘉宇;謝東周;鄧舒予;姜守達(dá)
• 申請(qǐng)（專利權(quán)）人: 哈爾濱工業(yè)大學(xué)
• 主分類號(hào): H04L29/06
• 分類號(hào): H04L29/06
• 代理公司: 哈爾濱市松花江專利商標(biāo)事務(wù)所 23109
• 代理人: 岳泉清

1.一種通用的協(xié)議轉(zhuǎn)換裝置，其特征在于，它包括兩個(gè)JTAG接口模塊（1）、96針擴(kuò)展接口模塊（2）、RJ45接口模塊（3）、FPGA（4）、信號(hào)處理器（5）和存儲(chǔ)器（6），

所述的其中一個(gè)JTAG接口模塊（1）的燒寫程序信號(hào)輸出端與FPGA（4）燒寫程序信號(hào)輸入端連接，另一個(gè)JTAG接口模塊（1）的燒寫程序信號(hào)輸出端與信號(hào)處理器（5）燒寫程序信號(hào)輸入端連接，

96針擴(kuò)展接口模塊（2）的上行協(xié)議數(shù)據(jù)信號(hào)輸出端與FPGA（4）上行協(xié)議數(shù)據(jù)信號(hào)輸入端連接，96針擴(kuò)展接口模塊（2）的下行協(xié)議數(shù)據(jù)信號(hào)輸入端與FPGA（4）下行協(xié)議數(shù)據(jù)信號(hào)輸出端連接，

FPGA（4）的中斷信號(hào)輸出端與信號(hào)處理器（5）的中斷信號(hào)輸入端連接，F(xiàn)PGA（4）的匹配結(jié)果信號(hào)輸出端與信號(hào)處理器（5）的匹配結(jié)果信號(hào)輸入端連接，F(xiàn)PGA（4）的上下協(xié)議數(shù)據(jù)輸入輸出端與信號(hào)處理器（5）的上下協(xié)議數(shù)據(jù)輸入輸出端連接，

存儲(chǔ)器（6）的配置數(shù)據(jù)信號(hào)輸出端與FPGA（4）的配置數(shù)據(jù)信號(hào)輸入端連接，所述的存儲(chǔ)器（6）的協(xié)議描述文件信號(hào)輸出端同時(shí)與FPGA（4）的協(xié)議描述文件信號(hào)輸入端和信號(hào)處理器（5）的協(xié)議描述文件信號(hào)輸入端連接，所述的存儲(chǔ)器（6）的存儲(chǔ)信號(hào)輸入輸出端與信號(hào)處理器（5）的存儲(chǔ)信號(hào)輸入輸出端連接，所述的RJ45接口模塊（3）的上位機(jī)通信信號(hào)輸入輸出端與信號(hào)處理器（5）的上位機(jī)通信信號(hào)輸入輸出端連接。

2.根據(jù)權(quán)利要求1所述的一種通用的協(xié)議轉(zhuǎn)換裝置，其特征在于，所述的FPGA（4）包括接收緩存單元（4-1）、協(xié)議匹配模塊（4-2）、寄存器模塊（4-3）和發(fā)送緩存單元（4-4），

所述的接收緩存單元（4-1）的數(shù)據(jù)信號(hào)輸入端與協(xié)議匹配模塊（4-2）數(shù)據(jù)信號(hào)輸入端連接后作為FPGA（4）上行協(xié)議數(shù)據(jù)信號(hào)輸入端，接收緩存單元（4-1）的上行協(xié)議數(shù)據(jù)信號(hào)輸入端和發(fā)送緩存單元（4-4）下行協(xié)議數(shù)據(jù)信號(hào)輸入均作為FPGA（4）的上下協(xié)議數(shù)據(jù)輸入輸出端與信號(hào)處理器（5）的上下協(xié)議數(shù)據(jù)輸入輸出端連接，

發(fā)送緩存單元（4-4）的數(shù)據(jù)信號(hào)輸出端作為FPGA（4）下行協(xié)議數(shù)據(jù)信號(hào)輸出端，

寄存器模塊（4-3）的中斷信號(hào)輸出端作為FPGA（4）的中斷信號(hào)輸出端，

寄存器模塊（4-3）的匹配結(jié)果信號(hào)輸出端作為FPGA（4）的匹配結(jié)果信號(hào)輸出端。