[發(fā)明專利]一種基于FPGA的多串口并行處理架構(gòu)

在審

• 申請?zhí)枺?/td>: 201310693940.9
• 申請日: 2013-12-18
• 公開（公告）號: CN103713543A
• 公開（公告）日: 2014-04-09
• 發(fā)明（設(shè)計）人: 王楠;劉玉升;邵磊
• 申請（專利權(quán)）人: 國核自儀系統(tǒng)工程有限公司
• 主分類號: G05B19/042
• 分類號: G05B19/042
• 代理公司: 上海申匯專利代理有限公司 31001
• 代理人: 俞宗耀;俞昉

技術(shù)領(lǐng)域

本發(fā)明屬于分散式工業(yè)控制技術(shù)領(lǐng)域，具體涉及一種基于FPGA的多串口并行處理架構(gòu)。

背景技術(shù)

UART?(通用異步收發(fā)傳輸器)?是一種廣泛應(yīng)用于短距離、低速通信的串行傳輸接口，其操作簡單、工作可靠、抗干擾強(qiáng)、成本低、傳輸距離遠(yuǎn)（組成485?網(wǎng)絡(luò)可以傳輸1,200?米以上)。在數(shù)據(jù)通信、計算機(jī)網(wǎng)絡(luò)以及分散式工業(yè)控制系統(tǒng)中，處理器經(jīng)常采用串行通信與外設(shè)模塊交換數(shù)據(jù)和信息。

在現(xiàn)代的工業(yè)控制系統(tǒng)中，多串口通信應(yīng)用越來越廣泛。尤其是數(shù)據(jù)采集領(lǐng)域，工程應(yīng)用中對串口數(shù)量需求增加，處理器需要實時采集并處理來自于多個串行外設(shè)的數(shù)據(jù)。通用串口實現(xiàn)方式如圖1所示。由于普通處理器或ASIC能提供的串口數(shù)量有限，當(dāng)需要控制的串行終端設(shè)備超過四個以上時，傳統(tǒng)的架構(gòu)就難以滿足實際應(yīng)用要求了，如硬件成本昂貴、難以擴(kuò)展、功耗較高、數(shù)據(jù)處理實時性不高、處理器負(fù)荷高、UART總線帶寬低等問題。具體表現(xiàn)在：1）串行外設(shè)用到RS232或RS422/485異步串行接口，一般采用的集成電路即UART芯片實現(xiàn)。如8250、16550AFN等芯片都是常見的專用UART器件，硬件串行接口資源有限，但這類芯片內(nèi)部結(jié)構(gòu)設(shè)計相當(dāng)復(fù)雜，芯片引腳較多，有的含有許多輔助模塊（如FIFO），在實際使用時往往只用到UART基本功能，設(shè)計時使用這類芯片，造成了資源浪費；2）處理器或?qū)Ｓ玫亩啻谛酒峁┑目蓴U(kuò)展串口數(shù)量有限,無法實現(xiàn)更多UART串口擴(kuò)展；3）外圍接口電路復(fù)雜，板卡設(shè)計難度較大；4）使用UART芯片還會使硬件成本增加并且增加電路板的面積，無法大規(guī)模應(yīng)用于多通道數(shù)據(jù)采集場合；5）處理器采用串行方式依次掃描各個通道，然而串口通訊速率過低導(dǎo)致CPU等待時間過長，難以滿足實時性要求較高需要并行處理的實際需求。

發(fā)明內(nèi)容

鑒于現(xiàn)有技術(shù)中存在的上述問題，本發(fā)明要解決的技術(shù)問題是提供一種硬件設(shè)計成本低、能有效降低CPU負(fù)荷、可以靈活擴(kuò)展多路串行通道的多串口并行處理架構(gòu)。

為了實現(xiàn)以上目的，本發(fā)明采用的技術(shù)方案是：一種基于FPGA的多串口并行處理架構(gòu)，包括收發(fā)器、FPGA可編程邏輯芯片和處理器CPU，CPU通過CPU接口總線與所述FPGA芯片連接，其特征在于：在所述FPGA?芯片內(nèi)部通過硬件描述語言設(shè)計多個UART核和與各UART核相對應(yīng)的多個協(xié)處理器MCU；所述FPGA內(nèi)嵌多個與各協(xié)處理器MCU相對應(yīng)的嵌入式存儲器，各嵌入式存儲器配置為可以讀寫操作的雙端口模式；所述多個UART核與多個相對應(yīng)的所述收發(fā)器通過RS232/RS422/RS485接口連接。

所述FPGA芯片內(nèi)由相對應(yīng)的UART核、協(xié)處理器MCU和嵌入式存儲器依次連接組成的多路串行通道，各通道互相獨立，CPU可同時掃描并處理所有通道的外設(shè)信息。

所述協(xié)處理器MCU完成數(shù)據(jù)鏈路層工作，所述處理器CPU完成應(yīng)用層工作。

本發(fā)明的積極效果是：1）利用富裕的FPGA邏輯資源可以輕松實現(xiàn)多路UART控制器，根據(jù)工程需要，只需修改FPGA邏輯即可靈活構(gòu)建多協(xié)處理器MCU和多UART核，靈活增減串行通道數(shù)量，大大提高了系統(tǒng)集成度；2）在高達(dá)16乃至32串行通道時，板卡外圍電路設(shè)計復(fù)雜度和難度大大降低，極大縮減昂貴硬件成本，可大規(guī)模應(yīng)用于多通道數(shù)據(jù)采集場合；3）在實際處理器CPU和UART控制器之間設(shè)有多個獨立并行的協(xié)處理器MCU，協(xié)處理器MCU完成數(shù)據(jù)鏈路層工作，處理器CPU主要負(fù)責(zé)應(yīng)用層工作，這種架構(gòu)可以讓處理器并行掃描所有通道的串行外設(shè)，大大降低CPU的負(fù)荷，提升串行總線數(shù)據(jù)傳輸帶寬;4）根據(jù)工程需要配合外部收發(fā)芯片，F(xiàn)PGA只需稍作邏輯修改即可靈活支持RS232/RS422/RS485不同的通訊協(xié)議和波特率。

附圖說明

下面結(jié)合附圖和具體實施方式對本發(fā)明作進(jìn)一步說明。

圖1是現(xiàn)有的通用串口實現(xiàn)方式示意圖；

圖2是本發(fā)明同時控制八通道并行掃描處理的架構(gòu)示意圖；

圖3是CPU與MCU工作所處的網(wǎng)絡(luò)模型位置示意圖。

具體實施方式